JP2664199B2 - 液晶ディスプレイパネルの製造方法 - Google Patents
液晶ディスプレイパネルの製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は液晶ディスプレイパネルに係り、特に、画素
の開口率の高い液晶ディスプレイパネルに関する。
の開口率の高い液晶ディスプレイパネルに関する。
［従来の技術］ あるゲート線に対応する画素と次段のゲート線の間に
付加容量を設けることに関する従来技術としては、特開
昭59−119329号、特開昭60−87393号、特開昭62−15215
7号などが挙げられる。
付加容量を設けることに関する従来技術としては、特開
昭59−119329号、特開昭60−87393号、特開昭62−15215
7号などが挙げられる。
第２図は従来技術に係る付加容量を具備したアクティ
ブマトリックス液晶ディスプレイパネルの一画素部を示
す図であり、（ａ）はその平面図、（ｂ）はその断面
図、（ｃ）は等価回路図である。一画素を選択する薄膜
トランジスタ（以下TFTと略称する）４は第２図（ｂ）
に示すように、ゲート線２、ゲート絶縁膜11,a−Si:H
（ｉ）層8,a−Si:H（n+）層15,信号線1,ソース電極5,画
素電極９よりなっている。また、付加容量（第２図
（ｃ）の７）は第２図（ａ）に示すように画素電極９と
次段のゲート線３とを重なり合わせて形成する。誘電体
層は第２図（ｂ）に示すように、ゲート絶縁膜11と同一
の材料をそのまま使用する。ここで、13はゲート配線抵
抗を低減するための低抵抗金属配線、12は保護膜であ
る。
ブマトリックス液晶ディスプレイパネルの一画素部を示
す図であり、（ａ）はその平面図、（ｂ）はその断面
図、（ｃ）は等価回路図である。一画素を選択する薄膜
トランジスタ（以下TFTと略称する）４は第２図（ｂ）
に示すように、ゲート線２、ゲート絶縁膜11,a−Si:H
（ｉ）層8,a−Si:H（n+）層15,信号線1,ソース電極5,画
素電極９よりなっている。また、付加容量（第２図
（ｃ）の７）は第２図（ａ）に示すように画素電極９と
次段のゲート線３とを重なり合わせて形成する。誘電体
層は第２図（ｂ）に示すように、ゲート絶縁膜11と同一
の材料をそのまま使用する。ここで、13はゲート配線抵
抗を低減するための低抵抗金属配線、12は保護膜であ
る。
付加容量７を設ける目的に関して以下に概説する。TF
Tにゲート線とソース電極５の重なり部分に起因する寄
生容量（第２図（ｃ）の６）が存在するため、寄生容量
６を介して、ゲート線２の走査パルスが洩れ込み、画素
電極９の電位Vsを変動させる。この洩れ込み電圧成分
は、通常、走査パルスのデューティ比が（1/ゲート線
数）であることと、正負方向に非対称なパルスであるた
め、画素電位に直流成分が加算された形となる。この直
流成分は液晶パネルの焼付きや残像特性を劣化させる。
Tにゲート線とソース電極５の重なり部分に起因する寄
生容量（第２図（ｃ）の６）が存在するため、寄生容量
６を介して、ゲート線２の走査パルスが洩れ込み、画素
電極９の電位Vsを変動させる。この洩れ込み電圧成分
は、通常、走査パルスのデューティ比が（1/ゲート線
数）であることと、正負方向に非対称なパルスであるた
め、画素電位に直流成分が加算された形となる。この直
流成分は液晶パネルの焼付きや残像特性を劣化させる。
また、TFTのOFF抵抗が低下した場合、あるいは液晶の
固有抵抗値が減少した場合に、画素電極９と液晶を介し
て対向電極17とで形成される画素容量（第２図（ｃ）の
16）が十分に大きくないと、一旦、TFT4を介して書き込
まれた画素電位Vsが次の書き込みまでの期間内に保持で
きないという問題が発生する。これは液晶パネルでは黒
しずみ，白ヌケ，黒しみといった画質の欠陥を引き起こ
す。この時、付加容量７は画素容量16を増大させる効果
があるので、上記画質上の欠陥が発生しにくくなる。
固有抵抗値が減少した場合に、画素電極９と液晶を介し
て対向電極17とで形成される画素容量（第２図（ｃ）の
16）が十分に大きくないと、一旦、TFT4を介して書き込
まれた画素電位Vsが次の書き込みまでの期間内に保持で
きないという問題が発生する。これは液晶パネルでは黒
しずみ，白ヌケ，黒しみといった画質の欠陥を引き起こ
す。この時、付加容量７は画素容量16を増大させる効果
があるので、上記画質上の欠陥が発生しにくくなる。
以上述べた如く付加容量を設置することは、TFTで画
素選択を行うアクティブマトリックス液晶パネルにおい
ては、その画質向上のために有効な方法である。
素選択を行うアクティブマトリックス液晶パネルにおい
ては、その画質向上のために有効な方法である。
なお、その後の先行技術調査により、付加容量の誘電
体層にTa金属の酸化物を用いる先行技術として特開平１
−217325号（先願１）および特開平１−267618号（先願
２）があることが判明した。
体層にTa金属の酸化物を用いる先行技術として特開平１
−217325号（先願１）および特開平１−267618号（先願
２）があることが判明した。
しかし、先願１及び先願２には本発明の、画素電極９
を、Siの窒化物又は酸化物21を形成する前に、形成する
点（第１図、第３図参照）の記載は無い。
を、Siの窒化物又は酸化物21を形成する前に、形成する
点（第１図、第３図参照）の記載は無い。
また、画素電極をSiの窒化物形成前に形成する先行技
術には特開昭63−218926（先願３）があることが判明し
た。
術には特開昭63−218926（先願３）があることが判明し
た。
しかし、先願３には本発明の付加容量に関する記載が
無い点で、本発明と異なる。また先願３には本発明のゲ
ート電極22の表面に表面酸化膜（Ta酸化物24）を形成し
画素電極９との絶縁を図る点の記載もない。
無い点で、本発明と異なる。また先願３には本発明のゲ
ート電極22の表面に表面酸化膜（Ta酸化物24）を形成し
画素電極９との絶縁を図る点の記載もない。
［発明が解決しようとする課題］ 本発明の目的は、付加容量を設けても画素の開口率の
低下を起こさない液晶ディスプレイパネルを提供するこ
とにある。
低下を起こさない液晶ディスプレイパネルを提供するこ
とにある。
［課題を解決するための手段］ 上記目的は、絶縁基板上に第１の導電膜により薄膜ト
ランジスタのゲート電極及び複数の配線を形成する工程
と、 上記第１の導電膜の表面を酸化し第１の絶縁膜を形成
する工程と、 上記第１の絶縁膜形成後、第２の導電膜により上記絶
縁基板上に画素電極と、隣接する上記配線と重なる付加
容量上部電極を形成する工程と、 上記第１の絶縁膜及び上記画素電極上に第２の絶縁膜
を形成する工程と、 上記ゲート電極の上の上記第２の絶縁膜上にチャンネ
ル領域を有する半導体層を形成する工程と、 上記第２の絶縁膜に上記画素電極と薄膜トランジスタ
のソースまたはドレイン電極の一方を接続するコンタク
トホールを形成する工程と、 第３の導電膜により上記チャンネル領域の両端に上記
ソース及びドレイン電極を形成する工程とを有する液晶
ディスプレイパネルの製造方法により達成される。
ランジスタのゲート電極及び複数の配線を形成する工程
と、 上記第１の導電膜の表面を酸化し第１の絶縁膜を形成
する工程と、 上記第１の絶縁膜形成後、第２の導電膜により上記絶
縁基板上に画素電極と、隣接する上記配線と重なる付加
容量上部電極を形成する工程と、 上記第１の絶縁膜及び上記画素電極上に第２の絶縁膜
を形成する工程と、 上記ゲート電極の上の上記第２の絶縁膜上にチャンネ
ル領域を有する半導体層を形成する工程と、 上記第２の絶縁膜に上記画素電極と薄膜トランジスタ
のソースまたはドレイン電極の一方を接続するコンタク
トホールを形成する工程と、 第３の導電膜により上記チャンネル領域の両端に上記
ソース及びドレイン電極を形成する工程とを有する液晶
ディスプレイパネルの製造方法により達成される。
また、絶縁基板上に第１の導電膜により薄膜トランジ
スタのゲート電極及び複数の配線を形成する工程と、 上記第１の導電膜の表面を酸化し第１の絶縁膜を形成
する工程と、 上記第１の絶縁膜形成後、第２の導電膜により上記絶
縁基板上に画素電極を形成する工程と、 上記第１の絶縁膜及び上記画素電極上に第２の絶縁膜
を形成する工程と、 上記ゲート電極の上の上記第２の絶縁膜上にチャンネ
ル領域を有する半導体層を形成する工程と、 上記第２の絶縁膜に上記画素電極と薄膜トランジスタ
のソースまたはドレイン電極の一方を接続するコンタク
トホールと、上記画素電極と付加容量上部電極を接続す
るコンタクトホールを形成する工程と、 第３の導電膜により上記画素電極に隣接する上記配線
と重なる上記付加容量上部電極と上記チャンネル領域の
両端に上記ソース及びドレイン電極を形成する工程とを
有する液晶ディスプレイパネルの製造方法により達成さ
れる。
スタのゲート電極及び複数の配線を形成する工程と、 上記第１の導電膜の表面を酸化し第１の絶縁膜を形成
する工程と、 上記第１の絶縁膜形成後、第２の導電膜により上記絶
縁基板上に画素電極を形成する工程と、 上記第１の絶縁膜及び上記画素電極上に第２の絶縁膜
を形成する工程と、 上記ゲート電極の上の上記第２の絶縁膜上にチャンネ
ル領域を有する半導体層を形成する工程と、 上記第２の絶縁膜に上記画素電極と薄膜トランジスタ
のソースまたはドレイン電極の一方を接続するコンタク
トホールと、上記画素電極と付加容量上部電極を接続す
るコンタクトホールを形成する工程と、 第３の導電膜により上記画素電極に隣接する上記配線
と重なる上記付加容量上部電極と上記チャンネル領域の
両端に上記ソース及びドレイン電極を形成する工程とを
有する液晶ディスプレイパネルの製造方法により達成さ
れる。
［作用］ 本発明によれば、第１の導電膜の表面を酸化して形成
した第１の絶縁膜形成後に画素電極を形成するので、第
１の導電膜で形成されるゲート電極や複数の配線が画素
電極と短絡することがない。
した第１の絶縁膜形成後に画素電極を形成するので、第
１の導電膜で形成されるゲート電極や複数の配線が画素
電極と短絡することがない。
また、画素電極形成後に第２の絶縁膜を形成し、その
後ソース及びドレイン電極を形成しているので、画素電
極とソース及びドレイン電極を絶縁することが出来る。
後ソース及びドレイン電極を形成しているので、画素電
極とソース及びドレイン電極を絶縁することが出来る。
従って、画素電極を大きくしても、ゲート電極、複数
の配線及び画素電極と接続していない方のソース、ドレ
イン電極と画素電極が短絡することがないので、付加容
量を有する液晶ディスプレイパネルの開口率を大きく出
来る。
の配線及び画素電極と接続していない方のソース、ドレ
イン電極と画素電極が短絡することがないので、付加容
量を有する液晶ディスプレイパネルの開口率を大きく出
来る。
［実施例］ 以下、本発明を実施例により説明する。
実施例1. 第１図を用いて実施例１を説明する。透光性ガラス基
板14上にガラス基板保護用のSiO2下地膜20を約3000Åの
膜厚に堆積する。次に、金属Taをスパッタリング法によ
り膜厚3000Åに堆積し、ホトエッチング法により所望の
ゲート配線パターンとする。Taパターン端部の段差にテ
ーパをつけるために、エッチングにはＣ−Cl−Ｆ系のガ
スを用いたドライエッチング法を用いる。次に、陽極酸
化を行う部分以外をホトレジストで被覆した基板を0.1
％H3PO4水溶液中に浸漬し、白金電極を陰極、Taゲート
配線パターンを陽極として180Vの陽極酸化電圧（化合電
圧）で陽極酸化を行うと、Taのゲート配線を完全に被覆
するように約3000Åの膜厚のTa陽極酸化膜（Ta2O5）が
形成される。即ち、第１図において、Ta2O5膜24はａ−S
iTFTのTaゲート電極22上ではTFTの第一層のゲート絶縁
膜となり、隣接するTaゲート配線23上では付加容量の誘
電体膜となる。化成電圧と形成されるTa2O5膜の膜厚は
第４図に示すような直線関係にあり、勾配は16.5Å/Vで
ある。従って、180Vの化成電圧では第４図から3000Åの
膜厚のTa2O5が得られる。陽極酸化は最初0.5mA/cm2の定
電流密度で定電流化成を行い、化成電圧が180Vに達した
時点から30分間、180V（＝一定）として定電圧化成を行
うと信頼性の高いTa2O5膜が得られる。3000Åの膜厚のT
a2O5が形成されるためには、それの約1/3の膜厚のTaが
消費されるため、Taゲート電極22および隣接するTaゲー
ト配線の付加容量部分23のTa残膜厚は約2000Åとなる。
板14上にガラス基板保護用のSiO2下地膜20を約3000Åの
膜厚に堆積する。次に、金属Taをスパッタリング法によ
り膜厚3000Åに堆積し、ホトエッチング法により所望の
ゲート配線パターンとする。Taパターン端部の段差にテ
ーパをつけるために、エッチングにはＣ−Cl−Ｆ系のガ
スを用いたドライエッチング法を用いる。次に、陽極酸
化を行う部分以外をホトレジストで被覆した基板を0.1
％H3PO4水溶液中に浸漬し、白金電極を陰極、Taゲート
配線パターンを陽極として180Vの陽極酸化電圧（化合電
圧）で陽極酸化を行うと、Taのゲート配線を完全に被覆
するように約3000Åの膜厚のTa陽極酸化膜（Ta2O5）が
形成される。即ち、第１図において、Ta2O5膜24はａ−S
iTFTのTaゲート電極22上ではTFTの第一層のゲート絶縁
膜となり、隣接するTaゲート配線23上では付加容量の誘
電体膜となる。化成電圧と形成されるTa2O5膜の膜厚は
第４図に示すような直線関係にあり、勾配は16.5Å/Vで
ある。従って、180Vの化成電圧では第４図から3000Åの
膜厚のTa2O5が得られる。陽極酸化は最初0.5mA/cm2の定
電流密度で定電流化成を行い、化成電圧が180Vに達した
時点から30分間、180V（＝一定）として定電圧化成を行
うと信頼性の高いTa2O5膜が得られる。3000Åの膜厚のT
a2O5が形成されるためには、それの約1/3の膜厚のTaが
消費されるため、Taゲート電極22および隣接するTaゲー
ト配線の付加容量部分23のTa残膜厚は約2000Åとなる。
次に、ITO（Indium Tin Oxide）透明電極をスパッタ
リング法により1200Åの膜厚に堆積し、HCl系水溶液を
用いたホトエッチング法により画素電極パターン９を形
成する。この時、画素電極９は隣接するTaゲート配線23
と重畳するようにパターン化する。重畳部の面積は170
×25μm2であり、付加容量は3pFとした。ここで付加容
量の幅25μｍは一画素のサイズ250μｍ（Ｖ）×200μｍ
（Ｈ）のブラックマトリックス領域で容易に吸収され、
一画素の開口率の低下を招くことはない。
リング法により1200Åの膜厚に堆積し、HCl系水溶液を
用いたホトエッチング法により画素電極パターン９を形
成する。この時、画素電極９は隣接するTaゲート配線23
と重畳するようにパターン化する。重畳部の面積は170
×25μm2であり、付加容量は3pFとした。ここで付加容
量の幅25μｍは一画素のサイズ250μｍ（Ｖ）×200μｍ
（Ｈ）のブラックマトリックス領域で容易に吸収され、
一画素の開口率の低下を招くことはない。
次に、プラズマCVD法によりSiNゲート絶縁膜（第二層
のゲート絶縁膜）21,a−Si:H（ｉ）膜８、SiNチャンネ
ル保護膜25をそれぞれ3000Å,250Å,2000Åの膜厚に連
続的に堆積する。次に、HF−NH4F系のエッチング液を用
いたホトエッチング法により、SiNチャンネル保護膜25
の島状パターンを形成する。
のゲート絶縁膜）21,a−Si:H（ｉ）膜８、SiNチャンネ
ル保護膜25をそれぞれ3000Å,250Å,2000Åの膜厚に連
続的に堆積する。次に、HF−NH4F系のエッチング液を用
いたホトエッチング法により、SiNチャンネル保護膜25
の島状パターンを形成する。
次に、プラズマCVD法によりａ−Si:H（n+）膜厚400Å
に堆積する。
に堆積する。
次に、ａ−Si:H（n+）15およびａ−Si:H（ｉ）８島状
パターンを形成する。この時、ホトレジストのパターン
はソース部分、ドレイン部分に２分割したパターンを用
いて、ａ−Si:H（n+），（ｉ）島状パターンを形成する
と、SiNチャンネル保護膜25上のａ−Si:H（n+）膜はソ
ース・ドレイン間で分離され、SiNチャンネル保護膜パ
ターン25の下のａ−Si:H（ｉ）膜はSiNチャンネル保護
膜がエッチングストッパーとなって残される。
パターンを形成する。この時、ホトレジストのパターン
はソース部分、ドレイン部分に２分割したパターンを用
いて、ａ−Si:H（n+），（ｉ）島状パターンを形成する
と、SiNチャンネル保護膜25上のａ−Si:H（n+）膜はソ
ース・ドレイン間で分離され、SiNチャンネル保護膜パ
ターン25の下のａ−Si:H（ｉ）膜はSiNチャンネル保護
膜がエッチングストッパーとなって残される。
次に、第２層のゲート絶縁膜であるSiNゲート絶縁膜2
1に、ITO画素電極９とソース電極５とのコンタクトホー
ルおよびゲート配線の端子取り出し用パターンをホトエ
ッチング法により形成する。
1に、ITO画素電極９とソース電極５とのコンタクトホー
ルおよびゲート配線の端子取り出し用パターンをホトエ
ッチング法により形成する。
次に、金属Alを膜厚3000Åに堆積し、ホトエッチング
法にて、信号線パターン１およびソース電極パターン５
を形成する。
法にて、信号線パターン１およびソース電極パターン５
を形成する。
最後に、TFT基板の画面領域全体を被覆するように保
護膜12を形成して液晶ディスプレイパネル用TFT基板が
完成する。このTFT基板を通常の対向基板、液晶等と組
み合せることにより液晶ディスプレイパネルが完成す
る。
護膜12を形成して液晶ディスプレイパネル用TFT基板が
完成する。このTFT基板を通常の対向基板、液晶等と組
み合せることにより液晶ディスプレイパネルが完成す
る。
本実施例によればSiNゲート絶縁膜21を形成する前に
画素電極9,ゲート線22,付加容量の一方の電極となる隣
接するゲート線23が形成されるので、SiNゲート絶縁膜2
1形成後に形成される信号線１と画素電極９、ゲート線2
2及び付加容量の一方の電極23との絶縁を行うことが出
来る。
画素電極9,ゲート線22,付加容量の一方の電極となる隣
接するゲート線23が形成されるので、SiNゲート絶縁膜2
1形成後に形成される信号線１と画素電極９、ゲート線2
2及び付加容量の一方の電極23との絶縁を行うことが出
来る。
従って信号線１と画素電極９との短絡に起因する画素
欠陥を確実に防止することが出来る。
欠陥を確実に防止することが出来る。
さらに本実施例によれば、Taより成るゲート線22及び
付加容量の一方の電極23を形成後、それら電極の表面に
表面酸化膜であるTa2O5膜24を形成し、その後画素電極
９を形成するので、画素電極９とゲート線22あるいは付
加容量の一方の電極23はTa2O5膜24により確実に絶縁さ
れる。
付加容量の一方の電極23を形成後、それら電極の表面に
表面酸化膜であるTa2O5膜24を形成し、その後画素電極
９を形成するので、画素電極９とゲート線22あるいは付
加容量の一方の電極23はTa2O5膜24により確実に絶縁さ
れる。
従って画素電極９とゲート線22あるいは付加容量の一
方の電極23との短絡に起因する画素欠陥をなくすことが
出来る。
方の電極23との短絡に起因する画素欠陥をなくすことが
出来る。
従って本実施例に示す製造方法によれば、液晶ディス
プレイパネルの製造歩留を大幅に向上することが出来
る。
プレイパネルの製造歩留を大幅に向上することが出来
る。
さらに本実施例によれば、画素電極９をゲート線22及
び信号線１に近付けても短絡することがないので、画素
電極を広く形成することが出来る。従って本実施例によ
れば開口率を向上することが出来、より明るい液晶ディ
スプレイパネルあるいは、画素数を増やしても開口率が
低下せず、製造歩留も低下しない液晶ディスプレイパネ
ルを提供することが出来る。
び信号線１に近付けても短絡することがないので、画素
電極を広く形成することが出来る。従って本実施例によ
れば開口率を向上することが出来、より明るい液晶ディ
スプレイパネルあるいは、画素数を増やしても開口率が
低下せず、製造歩留も低下しない液晶ディスプレイパネ
ルを提供することが出来る。
実施例2. 第３図を用いて実施例２を説明する。ａ−Si:H（n+）
15およびａ−Si:H（ｉ）８島状パターン化工程までは実
施例１と同様の方法で作製する。但し、スパッタリング
法で堆積するTaの膜厚は2700Åとし、化成電圧は120Vを
用いており、形成されるTa2O5膜厚は第４図より2000Å
となり、化成後のTaゲート線の残膜厚も約2000Åとなっ
ている。また、ITO透明電極からなる画素電極パターン
９は隣接するゲート配線23と重畳していない。実施例１
と同様に、プラズマCVD法によりSiNゲート絶縁膜（第二
層のゲート絶縁膜）21,a−Si:H（ｉ）８、SiNチャンネ
ル保護膜25をそれぞれ2000Å,200Å,1800Åの膜厚に連
続的に堆積した後、SiN島状パターン25形成、プラズマC
VDによるａ−Si:H（n+）膜形成（膜厚300Å）、ソース
・ドレイン２分割ホトレジパターンによるａ−Si:H
（n+）15,（ｉ）８島状パターン形成を行う。
15およびａ−Si:H（ｉ）８島状パターン化工程までは実
施例１と同様の方法で作製する。但し、スパッタリング
法で堆積するTaの膜厚は2700Åとし、化成電圧は120Vを
用いており、形成されるTa2O5膜厚は第４図より2000Å
となり、化成後のTaゲート線の残膜厚も約2000Åとなっ
ている。また、ITO透明電極からなる画素電極パターン
９は隣接するゲート配線23と重畳していない。実施例１
と同様に、プラズマCVD法によりSiNゲート絶縁膜（第二
層のゲート絶縁膜）21,a−Si:H（ｉ）８、SiNチャンネ
ル保護膜25をそれぞれ2000Å,200Å,1800Åの膜厚に連
続的に堆積した後、SiN島状パターン25形成、プラズマC
VDによるａ−Si:H（n+）膜形成（膜厚300Å）、ソース
・ドレイン２分割ホトレジパターンによるａ−Si:H
（n+）15,（ｉ）８島状パターン形成を行う。
次に、SiNゲート絶縁膜（第二層ゲート絶縁膜）21
に、ITO画素電極９と次段のゲート配線23上に形成され
た付加容量用のTa2O5誘電体膜24が露出するようにホト
エッチングを行う。この時、実施例１と同様に端子取り
出し用のホトエッチングも同時に行う。
に、ITO画素電極９と次段のゲート配線23上に形成され
た付加容量用のTa2O5誘電体膜24が露出するようにホト
エッチングを行う。この時、実施例１と同様に端子取り
出し用のホトエッチングも同時に行う。
次に、金属Alを膜厚3000Åに堆積し、ホトエッチング
法にて、信号線パターン１、ソース電極パターン５、お
よび付加容量用上部電極パターン26を形成する。実施例
１ではITO画素電極９と次段のゲート配線23がTa2O524を
介して直接重畳部分を形成するように付加容量を設けた
が、本実施例ではITO画素電極９と電気的に接続したAl
電極26が付加容量用の上部電極となる。本実施例の付加
容量の構造は実施例１のITOを用いた構造と比較して、T
a2O5誘電体パターン24の端部の段差において断線が発生
しにくいという利点がある。しかし、ITO画素電極９上
で金属Alとコンタクトを形成する必要があるため、開口
率が低下し易くなる問題点も若干有する。しかし、Ta2O
5陽極酸化膜の膜厚を2000Åと薄膜化することにより、3
pFの付加容量でも重畳部の面積は200×14μm2と占有面
積を縮小することが可能である。従って、ITO画素電極
９とのコンタクトの重なりを６μｍ、画素電極９とゲー
ト配線23のギャップを５μｍとして、200×25μm2のAl
電極パターン26を形成すれば、一画素のブラックマトリ
ックス領域に納めることができ、一画素の開口率の低下
を招くことはない。
法にて、信号線パターン１、ソース電極パターン５、お
よび付加容量用上部電極パターン26を形成する。実施例
１ではITO画素電極９と次段のゲート配線23がTa2O524を
介して直接重畳部分を形成するように付加容量を設けた
が、本実施例ではITO画素電極９と電気的に接続したAl
電極26が付加容量用の上部電極となる。本実施例の付加
容量の構造は実施例１のITOを用いた構造と比較して、T
a2O5誘電体パターン24の端部の段差において断線が発生
しにくいという利点がある。しかし、ITO画素電極９上
で金属Alとコンタクトを形成する必要があるため、開口
率が低下し易くなる問題点も若干有する。しかし、Ta2O
5陽極酸化膜の膜厚を2000Åと薄膜化することにより、3
pFの付加容量でも重畳部の面積は200×14μm2と占有面
積を縮小することが可能である。従って、ITO画素電極
９とのコンタクトの重なりを６μｍ、画素電極９とゲー
ト配線23のギャップを５μｍとして、200×25μm2のAl
電極パターン26を形成すれば、一画素のブラックマトリ
ックス領域に納めることができ、一画素の開口率の低下
を招くことはない。
最後に、TFT基板の画面領域全体を被覆するように保
護膜12を形成して液晶ディスプレイパネル用TFT基板が
完成する。
護膜12を形成して液晶ディスプレイパネル用TFT基板が
完成する。
本実施例の製造方法によれば、実施例２と同様に、画
素電極９信号線１の絶縁を確実にすることが出来る。ま
た画素電極９とゲート線22あるいは付加容量の一方の電
極23の絶縁が確実に行われる。従って本実施例において
も画素欠陥の発生を防止し、液晶ディスプレイパネルの
製造保留を大幅に向上することが出来る。
素電極９信号線１の絶縁を確実にすることが出来る。ま
た画素電極９とゲート線22あるいは付加容量の一方の電
極23の絶縁が確実に行われる。従って本実施例において
も画素欠陥の発生を防止し、液晶ディスプレイパネルの
製造保留を大幅に向上することが出来る。
また本実施例においても、画素電極９を広く形成する
ことが出来、液晶ディスプレイパネルの開口率を向上す
ることが出来る。
ことが出来、液晶ディスプレイパネルの開口率を向上す
ることが出来る。
［発明の効果］ 本発明によれば、一画素の開口率の高い（従って、輝
度の高い）液晶ディスプレイパネルを得ることができ
る。
度の高い）液晶ディスプレイパネルを得ることができ
る。
さらに本発明によれば、画素電極９と信号線１の間の
短絡を防止することが出来る。
短絡を防止することが出来る。
また本発明によれば、画素電極９とゲート線22及び付
加容量の一方の電極23間の短絡を防止することが出来
る。
加容量の一方の電極23間の短絡を防止することが出来
る。
従って本発明によれば、画素電極９と隣接する電極間
の短絡を防止することが出来るので、画素欠陥の発生を
確実に防止し、液晶ディスプレイパネルの製造歩留を大
幅に向上することが出来る。
の短絡を防止することが出来るので、画素欠陥の発生を
確実に防止し、液晶ディスプレイパネルの製造歩留を大
幅に向上することが出来る。
第１図及び第３図は本発明の実施例の液晶ディスプレイ
パネルの一画素分の主要部の断面図、第２図は従来技術
を説明する図、第４図はTa2O5陽極酸化膜の膜厚の陽極
酸化電圧依存性を示した図である。 １……信号線、２……ゲート線、３……隣接するゲート
線、４……TFT、５……ソース電極、６……ゲート・ソ
ース間容量、７……付加容量、８……ａ−Si:H（ｉ）、
９……画素電極、11……ゲート絶縁膜、12……保護膜、
13……低抵抗金属、14……透光性ガラス基板、15……ａ
−Si:H（n+）層、16……画素容量、17……コモン電極端
子、20……下地膜、21……Siの窒化物又は酸化物、22…
…Taゲート線、23……隣接するTaゲート線、24……Ta酸
化物、25……チャンネル保護膜、26……付加容量用金属
上部電極。
パネルの一画素分の主要部の断面図、第２図は従来技術
を説明する図、第４図はTa2O5陽極酸化膜の膜厚の陽極
酸化電圧依存性を示した図である。 １……信号線、２……ゲート線、３……隣接するゲート
線、４……TFT、５……ソース電極、６……ゲート・ソ
ース間容量、７……付加容量、８……ａ−Si:H（ｉ）、
９……画素電極、11……ゲート絶縁膜、12……保護膜、
13……低抵抗金属、14……透光性ガラス基板、15……ａ
−Si:H（n+）層、16……画素容量、17……コモン電極端
子、20……下地膜、21……Siの窒化物又は酸化物、22…
…Taゲート線、23……隣接するTaゲート線、24……Ta酸
化物、25……チャンネル保護膜、26……付加容量用金属
上部電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 英明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松丸 治男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 筒井 謙 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (2)
- 【請求項１】絶縁基板上に第１の導電膜により薄膜トラ
ンジスタのゲート電極及び複数の配線を形成する工程
と、 上記第１の導電膜の表面を酸化し第１の絶縁膜を形成す
る工程と、 上記第１の絶縁膜形成後、第２の導電膜により上記絶縁
基板上に画素電極を隣接する上記配線と重なるように形
成する工程と、 上記第１の絶縁膜多び上記画素電極上に第２の絶縁膜を
形成する工程と、 上記ゲート電極の上の上記第２の絶縁膜上にチャンネル
領域を有する半導体層を形成する工程と、 上記第２の絶縁膜に上記画素電極と薄膜トランジスタの
ソースまたはドレイン電極の一方を接続するコンタクト
ホールを形成する工程と、 第３の導電膜により上記チャンネル領域の両端に上記ソ
ース及びドレイン電極を形成する工程とを有する液晶デ
ィスプレイパネルの製造方法。 - 【請求項２】絶縁基板上に第１の導電膜により薄膜トラ
ンジスタのゲート電極及び複数の配線を形成する工程
と、 上記第１の導電膜の表面を酸化し第１の絶縁膜を形成す
る工程と、 上記第１の絶縁膜形成後、第２の導電膜により上記絶縁
基板上に画素電極を形成する工程と、 上記第１の絶縁膜及び上記画素電極上に第２の絶縁膜を
形成する工程と、 上記ゲート電極の上の上記第２の絶縁膜上にチャンネル
領域を有する半導体層を形成する工程と、 上記第２の絶縁膜に上記画素電極と薄膜トランジスタの
ソースまたはドレイン電極の一方を接続するコンタクト
ホールと、上記画素電極と付加容量上部電極を接続する
コンタクトホールを形成する工程と、 第３の導電膜により上記画素電極に隣接する上記配線と
重なる上記付加容量上部電極と上記チャンネル領域の両
端に上記ソース及びドレイン電極を形成する工程とを有
する液晶ディスプレイパネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250988A JP2664199B2 (ja) | 1988-04-27 | 1988-04-27 | 液晶ディスプレイパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10250988A JP2664199B2 (ja) | 1988-04-27 | 1988-04-27 | 液晶ディスプレイパネルの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3462097A Division JP2914336B2 (ja) | 1997-02-19 | 1997-02-19 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274116A JPH01274116A (ja) | 1989-11-01 |
| JP2664199B2 true JP2664199B2 (ja) | 1997-10-15 |
Family
ID=14329360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10250988A Expired - Lifetime JP2664199B2 (ja) | 1988-04-27 | 1988-04-27 | 液晶ディスプレイパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664199B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03153217A (ja) * | 1989-11-10 | 1991-07-01 | Casio Comput Co Ltd | Ｔｆｔパネルおよびその製造方法 |
| JP2731302B2 (ja) * | 1991-06-24 | 1998-03-25 | 株式会社日立製作所 | アクティブマトリクス液晶表示装置 |
| JPH0572553A (ja) * | 1991-09-11 | 1993-03-26 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| JPH06347831A (ja) * | 1993-06-08 | 1994-12-22 | Nec Corp | 薄膜トランジスタアレイ基板 |
| JP3214202B2 (ja) * | 1993-11-24 | 2001-10-02 | ソニー株式会社 | 表示素子基板用半導体装置 |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2009135520A (ja) * | 2009-02-23 | 2009-06-18 | Panasonic Electric Works Co Ltd | 有機半導体回路基板 |
-
1988
- 1988-04-27 JP JP10250988A patent/JP2664199B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01274116A (ja) | 1989-11-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |