JP2682009B2 - 選択回路 - Google Patents
選択回路Info
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- JP2682009B2 JP2682009B2 JP63126580A JP12658088A JP2682009B2 JP 2682009 B2 JP2682009 B2 JP 2682009B2 JP 63126580 A JP63126580 A JP 63126580A JP 12658088 A JP12658088 A JP 12658088A JP 2682009 B2 JP2682009 B2 JP 2682009B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は選択回路に関する。
従来、この種の選択回路は、２種類の論理ゲートの出
力信号を選択信号でマルチプレクスしていた。第３図
は、従来の選択回路の一例を示す接続図で、入力信号
Ｂ′,C′のNAND論理信号とNOR論理信号を選択信号Ａ′
でマルチプレクスした場合を示す。
力信号を選択信号でマルチプレクスしていた。第３図
は、従来の選択回路の一例を示す接続図で、入力信号
Ｂ′,C′のNAND論理信号とNOR論理信号を選択信号Ａ′
でマルチプレクスした場合を示す。
第４表は第３図に示す選択回路の真理値表である。
〔発明が解決しようとする課題〕 上述した従来の選択回路は、２種類の論理ゲートの出
力信号を選択信号でマルチプレクスしているので、スピ
ードが低速になるという欠点がある。
力信号を選択信号でマルチプレクスしているので、スピ
ードが低速になるという欠点がある。
本発明の選択回路は、ソース電極に電源が供給され２
つ以上の異なるゲート入力をもつ第１の縦積みｐ−MOS
トランジスタ群と、ソース電極に電源が供給され前記第
１の縦積みｐ−MOSトランジスタ群と同じゲート入力を
もつ第２の横積みｐ−MOSトランジスタ群と、前記第２
の横積みｐ−MOSトランジスタ群の出力がソース電極に
供給され前記第２の横積みｐ−MOSトランジスタ群と異
なるゲート入力をもつ第３のｐ−MOSトランジスタと、
前記第１の縦積みｐ−MOSトランジスタ群と前記第３の
ｐ−MOSトランジスタが共通の出力をもち、且つ、ソー
ス電極に接地が供給れ前記第１の縦積みｐ−MOSトラン
ジスタ群と同じゲート入力をもつ第４の縦積みｎ−MOS
トランジスタ群と、ソース電極に接地が供給され前記第
４の縦積みｎ−MOSトランジスタ群と同じゲート入力を
もつ第５の横積みｎ−MOSトランジスタ群と、前記第５
の横積みｎ−MOSトランジスタ群の出力がソース電極に
供給され前記第３のｐ−MOSトランジスタと同じゲート
入力をもつ第６のｎ−MOSトランジスタと、前記第４の
縦積みｎ−MOSトランジスタ群と前記第６のｎ−MOSトラ
ンジスタが共通の出力をもち、且つ、前記第１の縦積み
ｐ−MOSトランジスタ群と前記第３のｐ−MOSトランジス
タの出力が前記第４の縦積みｎ−MOSトランジスタ群と
前記第６のｎ−MOSトランジスタの出力と共通な回路と
を含んで構成される。
つ以上の異なるゲート入力をもつ第１の縦積みｐ−MOS
トランジスタ群と、ソース電極に電源が供給され前記第
１の縦積みｐ−MOSトランジスタ群と同じゲート入力を
もつ第２の横積みｐ−MOSトランジスタ群と、前記第２
の横積みｐ−MOSトランジスタ群の出力がソース電極に
供給され前記第２の横積みｐ−MOSトランジスタ群と異
なるゲート入力をもつ第３のｐ−MOSトランジスタと、
前記第１の縦積みｐ−MOSトランジスタ群と前記第３の
ｐ−MOSトランジスタが共通の出力をもち、且つ、ソー
ス電極に接地が供給れ前記第１の縦積みｐ−MOSトラン
ジスタ群と同じゲート入力をもつ第４の縦積みｎ−MOS
トランジスタ群と、ソース電極に接地が供給され前記第
４の縦積みｎ−MOSトランジスタ群と同じゲート入力を
もつ第５の横積みｎ−MOSトランジスタ群と、前記第５
の横積みｎ−MOSトランジスタ群の出力がソース電極に
供給され前記第３のｐ−MOSトランジスタと同じゲート
入力をもつ第６のｎ−MOSトランジスタと、前記第４の
縦積みｎ−MOSトランジスタ群と前記第６のｎ−MOSトラ
ンジスタが共通の出力をもち、且つ、前記第１の縦積み
ｐ−MOSトランジスタ群と前記第３のｐ−MOSトランジス
タの出力が前記第４の縦積みｎ−MOSトランジスタ群と
前記第６のｎ−MOSトランジスタの出力と共通な回路と
を含んで構成される。
次に本発明について図面を参照して説明する。
第１図は、本発明を選択信号Ａで、出力ＯがB,CのNAN
D論理かNOR論理かを選択する回路に実施した場合の第１
の実施例を示す接続回路図であり、第１表は第１図の真
理値表である。
D論理かNOR論理かを選択する回路に実施した場合の第１
の実施例を示す接続回路図であり、第１表は第１図の真
理値表である。
Ａ＝０の時、ｐ−MOSトランジスタ３は‘ON'、ｎ−MO
Sトランジスタ６は‘OFF'となり、入力信号Ｂ＝０ある
いは入力信号Ｃ＝０ならば、ｐ−MOSトランジスタ１と
3,2と３あるいは４と５を通して、出力Ｏは‘1'とな
り、Ｂ＝Ｃ＝１ならばｎ−MOSトランジスタ10と９を通
して、出力Ｏは‘0'となり、出力Ｏは、NAND論理にな
る。
Sトランジスタ６は‘OFF'となり、入力信号Ｂ＝０ある
いは入力信号Ｃ＝０ならば、ｐ−MOSトランジスタ１と
3,2と３あるいは４と５を通して、出力Ｏは‘1'とな
り、Ｂ＝Ｃ＝１ならばｎ−MOSトランジスタ10と９を通
して、出力Ｏは‘0'となり、出力Ｏは、NAND論理にな
る。
次に、入力信号Ａ＝１の時、ｐ−MOSトランジスタ３
は‘OFF'、ｎ−MOSトランジスタ６は‘ON'となり、Ｂ＝
Ｃ＝０ならばｐ−MOSトランジスタ４と５を通して、出
力信号Ｏは‘1'となり、Ｂ＝１あるいはＣ＝１ならば、
ｎ−MOSトランジスタ７と6,8と６あるいは10と９を通し
て、出力信号Ｏは‘0'となり、出力信号Ｏは、NOR論理
になる。
は‘OFF'、ｎ−MOSトランジスタ６は‘ON'となり、Ｂ＝
Ｃ＝０ならばｐ−MOSトランジスタ４と５を通して、出
力信号Ｏは‘1'となり、Ｂ＝１あるいはＣ＝１ならば、
ｎ−MOSトランジスタ７と6,8と６あるいは10と９を通し
て、出力信号Ｏは‘0'となり、出力信号Ｏは、NOR論理
になる。
従って、入力信号Ａ＝０の時、出力信号B,CのNAND論
理が選択され、入力信号Ａ＝１の時、入力信号B,CのNOR
論理が選択される。
理が選択され、入力信号Ａ＝１の時、入力信号B,CのNOR
論理が選択される。
第２図は、本発明を選択信号Ａで、出力Ｏ2が入力信
号B,CとＤのAND-NOR論理がOR-NAND論理かを選択する回
路に実施した場合の第２の実施例を示す接続回路図であ
り、第２表は第２図の真理値表である。
号B,CとＤのAND-NOR論理がOR-NAND論理かを選択する回
路に実施した場合の第２の実施例を示す接続回路図であ
り、第２表は第２図の真理値表である。
また、第３表は、第３図の入力信号Ｄに、第１図の出
力信号Ｏを入力した場合の真理値表である。
力信号Ｏを入力した場合の真理値表である。
入力信号Ａ＝０の時、ｐ−MOSトランジスタ19は、‘O
N',n−MOSトランジスタ23は‘OFF'となり、入力信号Ｄ
＝０ならばｐ−MOSトランジスタ18と19を通して、さら
に入力信号Ｂ＝０あるいは入力信号Ｃ＝０ならば、ｐ−
MOSトランジスタ20と22,21と22を通して、また、Ｂ＝Ｃ
＝０ならばｐ−MOSトランジスタ16と17と19を通して、
出力信号Ｏ2は‘1'となり、入力信号Ｄ＝１の時、入力
信号Ｂ＝１あるいは入力信号Ｃ＝１ならばｎ−MOSトラ
ンジスタ29と27あるいは28と27を通して、出力信号Ｏ2
は‘0'となり、出力信号Ｏ2は、OR-NAND論理になる。
N',n−MOSトランジスタ23は‘OFF'となり、入力信号Ｄ
＝０ならばｐ−MOSトランジスタ18と19を通して、さら
に入力信号Ｂ＝０あるいは入力信号Ｃ＝０ならば、ｐ−
MOSトランジスタ20と22,21と22を通して、また、Ｂ＝Ｃ
＝０ならばｐ−MOSトランジスタ16と17と19を通して、
出力信号Ｏ2は‘1'となり、入力信号Ｄ＝１の時、入力
信号Ｂ＝１あるいは入力信号Ｃ＝１ならばｎ−MOSトラ
ンジスタ29と27あるいは28と27を通して、出力信号Ｏ2
は‘0'となり、出力信号Ｏ2は、OR-NAND論理になる。
次に入力信号Ａ＝１の時、ｐ−MOSトランジスタ11は
‘OFF'、ｎ−MOSトランジスタ23は‘ON'となり、入力信
号Ｄ＝１ならばｎ−MOSトランジスタ24と23を通して、
さらに入力信号Ｂ＝１あるいは入力信号Ｃ＝１ならば、
ｎ−MOSトランジスタ28と27、29と27を通して、また、
Ｂ＝Ｃ＝１ならばｎ−MOSトランジスタ26と25と23を通
して、出力信号Ｏ2は‘O'となり、入力信号Ｄ＝０の
時、入力信号Ｂ＝０あるいは入力信号Ｃ＝０ならばｐ−
MOSトランジスタ20と22あるいは21と22を通して、出力
信号Ｏ2は‘1'となり、出力信号Ｏ2は、AND-NOR論理に
なる。
‘OFF'、ｎ−MOSトランジスタ23は‘ON'となり、入力信
号Ｄ＝１ならばｎ−MOSトランジスタ24と23を通して、
さらに入力信号Ｂ＝１あるいは入力信号Ｃ＝１ならば、
ｎ−MOSトランジスタ28と27、29と27を通して、また、
Ｂ＝Ｃ＝１ならばｎ−MOSトランジスタ26と25と23を通
して、出力信号Ｏ2は‘O'となり、入力信号Ｄ＝０の
時、入力信号Ｂ＝０あるいは入力信号Ｃ＝０ならばｐ−
MOSトランジスタ20と22あるいは21と22を通して、出力
信号Ｏ2は‘1'となり、出力信号Ｏ2は、AND-NOR論理に
なる。
従って入力信号Ａ＝０の時、入力信号B,CとＤのOR-NA
ND論理が選択され、入力信号Ａ＝１の時、入力信号B,C
とＤのAND-NOR論理が選択される。
ND論理が選択され、入力信号Ａ＝１の時、入力信号B,C
とＤのAND-NOR論理が選択される。
〔発明の効果〕 以上説明した本発明は、動作を高速にし、且つ、素子
数を削減できる効果がある。
数を削減できる効果がある。
また、第１図の選択回路は、up-downカウンタ回路の
キャリー部に使用すると効果がある。すなわち、選択信
号Ａが０のときは、upカウンタとして、Ａが１のときは
downカウンタとして動作する。
キャリー部に使用すると効果がある。すなわち、選択信
号Ａが０のときは、upカウンタとして、Ａが１のときは
downカウンタとして動作する。
さらに、第２図の回路の入力Ｄに第１図の出力Ｏを入
力すると、第３表からも明らかなように、入力信号Ａの
値によって、その出力信号Ｏ2がEOR論理（Ａ＝１）ある
いはENOR論理（Ａ＝０）になることがわかる。従って、
第１図の回路と第２図の回路を利用することにより、高
速なup-downカウンタ回路を構成できる効果がある。
力すると、第３表からも明らかなように、入力信号Ａの
値によって、その出力信号Ｏ2がEOR論理（Ａ＝１）ある
いはENOR論理（Ａ＝０）になることがわかる。従って、
第１図の回路と第２図の回路を利用することにより、高
速なup-downカウンタ回路を構成できる効果がある。
第１図は本発明の第１の実施例を示す接続回路図、第２
図は本発明の第２の実施例を示す接続回路図、第３図は
従来の一例を示す接続回路図である。 １〜５……ｐ−MOSトランジスタ、６〜10……ｎ−MOSト
ランジスタ、11……NAND回路、12……NOR回路、13……
インバータ、14,15……抱き合わせトランスファー、Ａ
〜Ｃ……入力信号、Ｏ……出力信号。
図は本発明の第２の実施例を示す接続回路図、第３図は
従来の一例を示す接続回路図である。 １〜５……ｐ−MOSトランジスタ、６〜10……ｎ−MOSト
ランジスタ、11……NAND回路、12……NOR回路、13……
インバータ、14,15……抱き合わせトランスファー、Ａ
〜Ｃ……入力信号、Ｏ……出力信号。
Claims (1)
- 【請求項１】ソース電極に電源が供給され２つ以上の異
なるゲート入力をもつ第１の縦積みｐ−MOSトランジス
タ群と、ソース電極に電源が供給され前記第１の縦積み
ｐ−MOSトランジスタ群と同じゲート入力をもつ第２の
横積みｐ−MOSトランジスタ群と、前記第２の横積みｐ
−MOSトランジスタ群の出力がソース電極に供給され前
記第２の横積みｐ−MOSトランジスタ群と異なるゲート
入力をもつ第３のｐ−MOSトランジスタと、前記第１の
縦積みｐ−MOSトランジスタ群と前記第３のｐ−MOSトラ
ンジスタが共通の出力をもち、且つ、ソース電極に接地
が供給され前記第１の縦積みｐ−MOSトランジスタ群と
同じゲート入力をもつ第４の縦積みｎ−MOSトランジス
タ群と、ソース電極に接地が供給され前記第４の縦積み
ｎ−MOSトランジスタ群と同じゲート入力をもつ第５の
横積みｎ−MOSトランジスタ群と、前記第５の横積みｎ
−MOSトランジスタ群の出力がソース電極に供給され前
記第３のｐ−MOSトランジスタと同じゲート入力をもつ
第６のｎ−MOSトランジスタと、前記第４の縦積みｎ−M
OSトランジスタ群と前記第６のｎ−MOSトランジスタが
共通の出力をもち、且つ、前記第１の縦積みｐ−MOSト
ランジスタ群と前記第３のｐ−MOSトランジスタの出力
が前記第４の縦積みｎ−MOSトランジスタ群と前記第６
のｎ−MOSトランジスタの出力と共通である選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126580A JP2682009B2 (ja) | 1988-05-23 | 1988-05-23 | 選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126580A JP2682009B2 (ja) | 1988-05-23 | 1988-05-23 | 選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295527A JPH01295527A (ja) | 1989-11-29 |
| JP2682009B2 true JP2682009B2 (ja) | 1997-11-26 |
Family
ID=14938689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126580A Expired - Lifetime JP2682009B2 (ja) | 1988-05-23 | 1988-05-23 | 選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682009B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779799B2 (en) * | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
-
1988
- 1988-05-23 JP JP63126580A patent/JP2682009B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01295527A (ja) | 1989-11-29 |
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