JPH0830433A - 最適化オペランドフォーマッティングステージ - Google Patents
最適化オペランドフォーマッティングステージInfo
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- JPH0830433A JPH0830433A JP7064743A JP6474395A JPH0830433A JP H0830433 A JPH0830433 A JP H0830433A JP 7064743 A JP7064743 A JP 7064743A JP 6474395 A JP6474395 A JP 6474395A JP H0830433 A JPH0830433 A JP H0830433A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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Abstract
(57)【要約】 （修正有）
【目的】 算術論理装置（ＡＬＤ）の入力データの、機
能に応じたフォーマットを有効に行なう。 【構成】 デジタルオペランドフォーマッティングステ
ージ50は、第１のインバータ手段Ｉ10と、第１のインバ
ータ手段の入力に接続された入力を有する第２のインバ
ータ手段Ｉ11と、第２のインバータ手段の出力に接続さ
れた入力及び上記第１のインバータ手段の出力54に接続
された出力を有する第３のインバータ手段Ｉ12と、第１
の制御信号Ｅａにより制御されて、正電源ＶDDと第１及
び第３のインバータ手段Ｉ10、Ｉ12のそれぞれの電源端
子との間を電気的に接続する第１及び第３のスイッチン
グ手段ＳＷ１、ＳＷ３と、第２の制御信号Ｅｂにより制
御されて、負電源ＶSSと第１及び第３のインバータ手段
Ｉ10、Ｉ12のそれぞれのグラウンド端子との間を電気的
に接続する第２及び第４ののスイッチング手段ＳＷ２、
ＳＷ４とを具備する。
能に応じたフォーマットを有効に行なう。 【構成】 デジタルオペランドフォーマッティングステ
ージ50は、第１のインバータ手段Ｉ10と、第１のインバ
ータ手段の入力に接続された入力を有する第２のインバ
ータ手段Ｉ11と、第２のインバータ手段の出力に接続さ
れた入力及び上記第１のインバータ手段の出力54に接続
された出力を有する第３のインバータ手段Ｉ12と、第１
の制御信号Ｅａにより制御されて、正電源ＶDDと第１及
び第３のインバータ手段Ｉ10、Ｉ12のそれぞれの電源端
子との間を電気的に接続する第１及び第３のスイッチン
グ手段ＳＷ１、ＳＷ３と、第２の制御信号Ｅｂにより制
御されて、負電源ＶSSと第１及び第３のインバータ手段
Ｉ10、Ｉ12のそれぞれのグラウンド端子との間を電気的
に接続する第２及び第４ののスイッチング手段ＳＷ２、
ＳＷ４とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルオペランドを
フォーマットするステージに関するものであり、更に具
体的には、全加算器の入力に現れるデジタルデータのフ
ォーマットを制御する最適化ＣＭＯＳデジタルオペラン
ドフォーマッティング回路に関するものである。
フォーマットするステージに関するものであり、更に具
体的には、全加算器の入力に現れるデジタルデータのフ
ォーマットを制御する最適化ＣＭＯＳデジタルオペラン
ドフォーマッティング回路に関するものである。
【０００２】
【従来の技術】図１は、公知のデジタルオペランドフォ
ーマッティングステージの１例を示すブロック図を示し
ている。図示のデジタルオペランドフォーマッティング
ステージは、算術論理装置（ＡＬＵ）に使用されるマル
チプレクサ10のような“四者択一”マルチプレクサ10で
ある。そのようなマルチプレクサ10が１つ、ＡＬＵの１
つのデジタル入力オペランドをフォーマットするため
に、加算器の前に使用される。図１を参照するならば、
マルチプレクサ10は、４つのデータ入力端子12〜15と、
４つのスイッチング制御端子16〜19と、１つのデジタル
出力端子20とを有している。
ーマッティングステージの１例を示すブロック図を示し
ている。図示のデジタルオペランドフォーマッティング
ステージは、算術論理装置（ＡＬＵ）に使用されるマル
チプレクサ10のような“四者択一”マルチプレクサ10で
ある。そのようなマルチプレクサ10が１つ、ＡＬＵの１
つのデジタル入力オペランドをフォーマットするため
に、加算器の前に使用される。図１を参照するならば、
マルチプレクサ10は、４つのデータ入力端子12〜15と、
４つのスイッチング制御端子16〜19と、１つのデジタル
出力端子20とを有している。
【０００３】入力端子12は、２状態データ入力信号であ
るデータ入力信号ＩＮを受け、入力端子13は、入力端子
12に入力されたデータ入力信号ＩＮの反転データ入力信
号ＩＮ−（ここで、“−”は、その前の“ＩＮ”の反転
を示し、“−”は以下同様に本明細書で使用する）を受
ける。この入力端子13の反転データ入力信号ＩＮ−は、
図示するように、マルチプレクサ10の入力端子12と13と
にインバータＩ１の入力と出力とをそれぞれ接続するこ
とにより容易に生成することができる。
るデータ入力信号ＩＮを受け、入力端子13は、入力端子
12に入力されたデータ入力信号ＩＮの反転データ入力信
号ＩＮ−（ここで、“−”は、その前の“ＩＮ”の反転
を示し、“−”は以下同様に本明細書で使用する）を受
ける。この入力端子13の反転データ入力信号ＩＮ−は、
図示するように、マルチプレクサ10の入力端子12と13と
にインバータＩ１の入力と出力とをそれぞれ接続するこ
とにより容易に生成することができる。
【０００４】入力端子14は、固定論理状態データ入力信
号“０”を受ける。また、入力端子15は、固定論理状態
データ入力信号“１”を受ける。従って、入力端子14及
び15は、互いに相補的な固定論理状態入力信号を常に受
けている。スイッチング制御端子16、17、18及び19は、
それぞれスイッチング制御信号ＣＳ１、ＣＳ２、ＣＳ３
およびＣＳ４を受ける。それらスイッチング制御信号Ｃ
Ｓ１〜ＣＳ４は、データ入力端子12〜15に入力された信
号の内の１つの信号がデータ出力端子20から出力される
ように、構成され且つ制御される。
号“０”を受ける。また、入力端子15は、固定論理状態
データ入力信号“１”を受ける。従って、入力端子14及
び15は、互いに相補的な固定論理状態入力信号を常に受
けている。スイッチング制御端子16、17、18及び19は、
それぞれスイッチング制御信号ＣＳ１、ＣＳ２、ＣＳ３
およびＣＳ４を受ける。それらスイッチング制御信号Ｃ
Ｓ１〜ＣＳ４は、データ入力端子12〜15に入力された信
号の内の１つの信号がデータ出力端子20から出力される
ように、構成され且つ制御される。
【０００５】データ出力端子20は、データ入力端子12、
13、14および15にそれぞれ入力された４つのデータ入力
信号“ＩＮ”、“ＩＮ−”、“０”および“１”の内の
１つを表す出力データ信号ＯＵＴを出力する。データ出
力端子20は、スイッチング制御信号ＣＳ１〜ＣＳ４の論
理状態に従って、入力データ信号のいずれか１つと同じ
論理状態、すなわち、“ＩＮ”、“ＩＮ−”、“０”ま
たは“１”をとる。
13、14および15にそれぞれ入力された４つのデータ入力
信号“ＩＮ”、“ＩＮ−”、“０”および“１”の内の
１つを表す出力データ信号ＯＵＴを出力する。データ出
力端子20は、スイッチング制御信号ＣＳ１〜ＣＳ４の論
理状態に従って、入力データ信号のいずれか１つと同じ
論理状態、すなわち、“ＩＮ”、“ＩＮ−”、“０”ま
たは“１”をとる。
【０００６】図２は、マルチプレクサ10の１つの例の具
体的な回路図である。図２を参照するならば、マルチプ
レクサ10は、４つのバッファードトランスファーゲート
22、24、26及び28と、出力反転バッファーＩ２とを具備
している。バッファードトランスファーゲート22、24、
26及び28の各々は、入力反転バッファーＩ３、Ｉ４、Ｉ
５及びＩ６と、トランスファーゲート30、32、34および
36をそれぞれ具備している。
体的な回路図である。図２を参照するならば、マルチプ
レクサ10は、４つのバッファードトランスファーゲート
22、24、26及び28と、出力反転バッファーＩ２とを具備
している。バッファードトランスファーゲート22、24、
26及び28の各々は、入力反転バッファーＩ３、Ｉ４、Ｉ
５及びＩ６と、トランスファーゲート30、32、34および
36をそれぞれ具備している。
【０００７】入力反転バッファーＩ３、Ｉ４、Ｉ５及び
Ｉ６のそれぞれの入力端子12、13、14及び15は、データ
入力信号“ＩＮ”、“ＩＮ−”、“０”または“１”を
それそれ受ける。トランスファーゲート30、32、34およ
び36の各々は、ＮチャネルトランジスタＭＮ１及びＰチ
ャネルトランジスタＭＰ１及びインバータＩ７を有して
いる。トランジスタＭＮ１及びＭＰ１のゲートは、イン
バータＩ７の入力と出力とにそれぞれ接続されている。
トランスファーゲート30、32、34および36において、ト
ランジスタＮＭ１のゲートは、スイッチング制御端子16
〜19にそれぞれ接続されている。
Ｉ６のそれぞれの入力端子12、13、14及び15は、データ
入力信号“ＩＮ”、“ＩＮ−”、“０”または“１”を
それそれ受ける。トランスファーゲート30、32、34およ
び36の各々は、ＮチャネルトランジスタＭＮ１及びＰチ
ャネルトランジスタＭＰ１及びインバータＩ７を有して
いる。トランジスタＭＮ１及びＭＰ１のゲートは、イン
バータＩ７の入力と出力とにそれぞれ接続されている。
トランスファーゲート30、32、34および36において、ト
ランジスタＮＭ１のゲートは、スイッチング制御端子16
〜19にそれぞれ接続されている。
【０００８】トランスファーゲート30、32、34および36
において、更に、トランジスタＮＭ１およびＭＰ１のソ
ースは、一緒に接続されており、入力反転バッファーＩ
３、Ｉ４、Ｉ５及びＩ６の出力端子38、40、42及び44に
それぞれ接続されている。また、トランスファーゲート
30、32、34および36において、トランジスタＮＭ１およ
びＭＰ１のドレインは、一緒に接続されており、出力反
転バッファーＩ２の入力端子46に接続されている。
において、更に、トランジスタＮＭ１およびＭＰ１のソ
ースは、一緒に接続されており、入力反転バッファーＩ
３、Ｉ４、Ｉ５及びＩ６の出力端子38、40、42及び44に
それぞれ接続されている。また、トランスファーゲート
30、32、34および36において、トランジスタＮＭ１およ
びＭＰ１のドレインは、一緒に接続されており、出力反
転バッファーＩ２の入力端子46に接続されている。
【０００９】出力反転バッファーＩ２の出力端子20は、
出力信号ＯＵＴを出力する。図示していないが、インバ
ータＩ１〜Ｉ７は、正電源電圧線ＶDDと負電源電圧線Ｖ
SSに接続されている。図２に図示した回路の動作につい
ては、どのようなときにも、スイッチング制御信号ＣＳ
１〜ＣＳ４の内の１つだけが、論理ハイレベルすなわち
論理値“１”をとり、従って、トランスファーゲート3
0、32、34および36の内の１つだけが信号を通すことが
できる。
出力信号ＯＵＴを出力する。図示していないが、インバ
ータＩ１〜Ｉ７は、正電源電圧線ＶDDと負電源電圧線Ｖ
SSに接続されている。図２に図示した回路の動作につい
ては、どのようなときにも、スイッチング制御信号ＣＳ
１〜ＣＳ４の内の１つだけが、論理ハイレベルすなわち
論理値“１”をとり、従って、トランスファーゲート3
0、32、34および36の内の１つだけが信号を通すことが
できる。
【００１０】例えば、スイッチング制御端子16のスイッ
チング制御信号ＣＳ１が、論理ハイレベルであると仮定
すると、ほかのスイッチング制御信号ＣＳ２、ＣＳ３、
ＣＳ４は全て論理ローレベルをとり、トランスファーゲ
ート30の入力38の信号の論理状態が論理ローレベルすな
わち論理値“０”であるときトランジスタＭＮ１だけが
トランスファーゲート30の入力38から出力46へ信号を通
す。しかし、トランスファーゲート30の入力38の信号の
論理状態が論理ハイレベルすなわち論理値“１”である
ときトランジスタＭＰ１がトランスファーゲート30の入
力38から出力46へ信号を通す。従って、データ出力端子
20の信号ＯＵＴは、データ入力端子12の信号ＩＮの論理
状態に関係なく、入力端子12の信号ＩＮの論理状態と同
じ論理状態をとる。ほかのトランスファーゲート32、34
および36も、同一の動作原理で動作する。
チング制御信号ＣＳ１が、論理ハイレベルであると仮定
すると、ほかのスイッチング制御信号ＣＳ２、ＣＳ３、
ＣＳ４は全て論理ローレベルをとり、トランスファーゲ
ート30の入力38の信号の論理状態が論理ローレベルすな
わち論理値“０”であるときトランジスタＭＮ１だけが
トランスファーゲート30の入力38から出力46へ信号を通
す。しかし、トランスファーゲート30の入力38の信号の
論理状態が論理ハイレベルすなわち論理値“１”である
ときトランジスタＭＰ１がトランスファーゲート30の入
力38から出力46へ信号を通す。従って、データ出力端子
20の信号ＯＵＴは、データ入力端子12の信号ＩＮの論理
状態に関係なく、入力端子12の信号ＩＮの論理状態と同
じ論理状態をとる。ほかのトランスファーゲート32、34
および36も、同一の動作原理で動作する。
【００１１】
【発明が解決しようとする課題】図２は、デジタルオペ
ランドをフォーマットすることができるいくつかの例の
１つの例を示すに過ぎない。図２に示す回路及び他の例
に伴う欠点は、その実現のために相当沢山のトランジス
タを必要とすることである。16ビットＡＬＵに使用する
ように図２の回路をＣＭＯＳ技術で実現するならば、Ａ
ＬＵの入力デジタルオペランドの全てをフォーマットす
るためには 896個のトランジスタが必要とされる。シス
テムのトランジスタが多くなればなるほど、必要な面積
が多くなり、消費電力が多くなり、システムの信頼性が
低下し、設計のために必要な労力と時間が多くなる。
ランドをフォーマットすることができるいくつかの例の
１つの例を示すに過ぎない。図２に示す回路及び他の例
に伴う欠点は、その実現のために相当沢山のトランジス
タを必要とすることである。16ビットＡＬＵに使用する
ように図２の回路をＣＭＯＳ技術で実現するならば、Ａ
ＬＵの入力デジタルオペランドの全てをフォーマットす
るためには 896個のトランジスタが必要とされる。シス
テムのトランジスタが多くなればなるほど、必要な面積
が多くなり、消費電力が多くなり、システムの信頼性が
低下し、設計のために必要な労力と時間が多くなる。
【００１２】そこで、本発明の目的は、従来のデジタル
オペランドフォーマッティング回路に比較して少ない数
のトランジスタで構成され、システム全体を小型にし、
寸法、電力消費、設計労力及び時間を少なく、結果とし
て、システムの全体的な信頼性を高めることができる、
限定的ではないが特に全加算器に使用できる最適化デジ
タルオペランドフォーマッティング回路を提供すること
である。
オペランドフォーマッティング回路に比較して少ない数
のトランジスタで構成され、システム全体を小型にし、
寸法、電力消費、設計労力及び時間を少なく、結果とし
て、システムの全体的な信頼性を高めることができる、
限定的ではないが特に全加算器に使用できる最適化デジ
タルオペランドフォーマッティング回路を提供すること
である。
【００１３】
【課題を解決するための手段】上記した本発明の目的
は、１つのインバータに、２つの直列接続されたインバ
ータを並列接続して構成されるパスを形成して、セット
すべきオペランドに従ってそれらインバータをゲート制
御することによって達成される。
は、１つのインバータに、２つの直列接続されたインバ
ータを並列接続して構成されるパスを形成して、セット
すべきオペランドに従ってそれらインバータをゲート制
御することによって達成される。
【００１４】具体的に述べるならば、本発明により、電
源端子、グラウンド端子、入力及び出力を有する第１の
インバータ手段と、電源端子、グラウンド端子、出力及
び上記第１のインバータ手段の入力に接続された入力を
有する第２のインバータ手段と、電源端子、グラウンド
端子、上記第２のインバータ手段の出力に接続された入
力、及び上記第１のインバータ手段の出力に接続された
出力を有する第３のインバータ手段と、上記第１のイン
バータ手段及び／又は上記第２のインバータ手段及び／
又は上記第３のインバータ手段をスイッチングするスイ
ッチング手段とを具備するデジタルオペランドフォーマ
ッティングステージが提供される。
源端子、グラウンド端子、入力及び出力を有する第１の
インバータ手段と、電源端子、グラウンド端子、出力及
び上記第１のインバータ手段の入力に接続された入力を
有する第２のインバータ手段と、電源端子、グラウンド
端子、上記第２のインバータ手段の出力に接続された入
力、及び上記第１のインバータ手段の出力に接続された
出力を有する第３のインバータ手段と、上記第１のイン
バータ手段及び／又は上記第２のインバータ手段及び／
又は上記第３のインバータ手段をスイッチングするスイ
ッチング手段とを具備するデジタルオペランドフォーマ
ッティングステージが提供される。
【００１５】更に本発明によるならば、上記したスイッ
チング手段は、第１の制御信号により制御されて、正電
源と上記第１のインバータ手段の電源端子との間を電気
的に接続する第１のスイッチング手段と、第２の制御信
号により制御されて、負電源と上記第１のインバータ手
段のグラウンド端子との間を電気的に接続する第２のス
イッチング手段と、上記第２の制御信号により制御され
て、正電源と上記第３のインバータ手段の電源端子との
間を電気的に接続する第３のスイッチング手段と、上記
第１の制御信号により制御されて、負電源と上記第３の
インバータ手段のグラウンド端子との間を電気的に接続
する第４のスイッチング手段とを具備する。
チング手段は、第１の制御信号により制御されて、正電
源と上記第１のインバータ手段の電源端子との間を電気
的に接続する第１のスイッチング手段と、第２の制御信
号により制御されて、負電源と上記第１のインバータ手
段のグラウンド端子との間を電気的に接続する第２のス
イッチング手段と、上記第２の制御信号により制御され
て、正電源と上記第３のインバータ手段の電源端子との
間を電気的に接続する第３のスイッチング手段と、上記
第１の制御信号により制御されて、負電源と上記第３の
インバータ手段のグラウンド端子との間を電気的に接続
する第４のスイッチング手段とを具備する。
【００１６】更に、上記の第１、第２、第３及び第４の
スイッチング手段は、共通制御信号より制御される。そ
して、上記インバータ手段の少なくとも１つは、公知の
ＣＭＯＳインバータからなる。また、上記第１及び第３
のスイッチング手段は各々、少なくとも１つのＰチャネ
ルトランジスタからなり、上記第２及び第４のスイッチ
ング手段は各々、少なくとも１つのＮチャネルトランジ
スタからなる。更に、上記第１、第２及び第３のインバ
ータ手段は各々、公知のＣＭＯＳインバータからなる。
スイッチング手段は、共通制御信号より制御される。そ
して、上記インバータ手段の少なくとも１つは、公知の
ＣＭＯＳインバータからなる。また、上記第１及び第３
のスイッチング手段は各々、少なくとも１つのＰチャネ
ルトランジスタからなり、上記第２及び第４のスイッチ
ング手段は各々、少なくとも１つのＮチャネルトランジ
スタからなる。更に、上記第１、第２及び第３のインバ
ータ手段は各々、公知のＣＭＯＳインバータからなる。
【００１７】更に本発明によるならば、２つのデジタル
オペランドフォーマッティングステージが互いに独立し
て制御され、且つ、１つのデジタルオペランドフォーマ
ッティングアレイを構成するよう組み合わされる。その
デジタルオペランドフォーマッティングアレイの出力
は、公知の全加算器の入力に接続されて、デジタルオペ
ランドフォーマッティングアレイと全加算器とが、デジ
タルオペランドフォーマット加算器を形成する。そのよ
うなデジタルオペランドフォーマット加算器が複数互い
に並列制御される。
オペランドフォーマッティングステージが互いに独立し
て制御され、且つ、１つのデジタルオペランドフォーマ
ッティングアレイを構成するよう組み合わされる。その
デジタルオペランドフォーマッティングアレイの出力
は、公知の全加算器の入力に接続されて、デジタルオペ
ランドフォーマッティングアレイと全加算器とが、デジ
タルオペランドフォーマット加算器を形成する。そのよ
うなデジタルオペランドフォーマット加算器が複数互い
に並列制御される。
【００１８】
【実施例】図３には、本発明の好ましい実施例のブロッ
ク図が図示されている。その図３を参照するならば、最
適化デジタルオペランドフォーマッティングステージ50
は、全体的なスイッチング手段と、３つのインバータ手
段Ｉ10〜Ｉ12とを具備している。その全体的なスイッチ
ング手段は、４つのスイッチング手段ＳＷ１、ＳＷ２、
ＳＷ３およびＳＷ４を有している。それらスイッチング
手段は各々、３つの端子を有し、インバータ手段Ｉ10〜
Ｉ12は各々、４つの端子を有している。
ク図が図示されている。その図３を参照するならば、最
適化デジタルオペランドフォーマッティングステージ50
は、全体的なスイッチング手段と、３つのインバータ手
段Ｉ10〜Ｉ12とを具備している。その全体的なスイッチ
ング手段は、４つのスイッチング手段ＳＷ１、ＳＷ２、
ＳＷ３およびＳＷ４を有している。それらスイッチング
手段は各々、３つの端子を有し、インバータ手段Ｉ10〜
Ｉ12は各々、４つの端子を有している。
【００１９】スイッチング手段ＳＷ１及びＳＷ３のそれ
ぞれの第１端子は、正電源電圧線ＶDDに接続されてい
る。そして、インバータＩ10及びＩ12のそれぞれの高電
圧側端子すなわち正電源側は、スイッチング手段ＳＷ１
及びＳＷ３のそれぞれの第２端子にそれぞれ接続されて
いる。スイッチング手段ＳＷ２及びＳＷ４のそれぞれの
第１端子は、インバータＩ10及びＩ12のそれぞれの低電
圧側端子すなわちグラウンド側に接続されている。そし
て、スイッチング手段ＳＷ２及びＳＷ４のそれぞれの第
２端子は、負電源電圧線ＶSSに接続されている。
ぞれの第１端子は、正電源電圧線ＶDDに接続されてい
る。そして、インバータＩ10及びＩ12のそれぞれの高電
圧側端子すなわち正電源側は、スイッチング手段ＳＷ１
及びＳＷ３のそれぞれの第２端子にそれぞれ接続されて
いる。スイッチング手段ＳＷ２及びＳＷ４のそれぞれの
第１端子は、インバータＩ10及びＩ12のそれぞれの低電
圧側端子すなわちグラウンド側に接続されている。そし
て、スイッチング手段ＳＷ２及びＳＷ４のそれぞれの第
２端子は、負電源電圧線ＶSSに接続されている。
【００２０】インバータ手段Ｉ11の高電圧側端子及び低
電圧側端子はそれぞれ、正電源電圧線ＶDDと負電源電圧
線ＶSSとに接続されている。デジタルオペランドフォー
マッティングステージ50の入力端子52は、インバータ手
段Ｉ10およびＩ11の入力端子に接続されており、デジタ
ル入力信号Ｄａを受ける。インバータ手段Ｉ12の入力端
子54は、インバータ手段Ｉ11の出力端子に接続されてい
る。インバータ手段Ｉ10およびＩ12の出力端子は、一緒
に接続されて、デジタルオペランドフォーマッティング
ステージ50の出力端子56を構成している。デジタルオペ
ランドフォーマッティングステージ50の出力端子56が、
出力デジタル信号Ｄa'を出力する。
電圧側端子はそれぞれ、正電源電圧線ＶDDと負電源電圧
線ＶSSとに接続されている。デジタルオペランドフォー
マッティングステージ50の入力端子52は、インバータ手
段Ｉ10およびＩ11の入力端子に接続されており、デジタ
ル入力信号Ｄａを受ける。インバータ手段Ｉ12の入力端
子54は、インバータ手段Ｉ11の出力端子に接続されてい
る。インバータ手段Ｉ10およびＩ12の出力端子は、一緒
に接続されて、デジタルオペランドフォーマッティング
ステージ50の出力端子56を構成している。デジタルオペ
ランドフォーマッティングステージ50の出力端子56が、
出力デジタル信号Ｄa'を出力する。
【００２１】デジタルオペランドフォーマッティングス
テージ50は、２つのスイッチング制御端子58及び60を有
し、スイッチング制御信号Ｅａ及びＦａを受ける。スイ
ッチング手段ＳＷ１及びＳＷ４は共に、それらの第３の
端子にスイッチング制御信号Ｅａを受けて制御され、ス
イッチング手段ＳＷ２及びＳＷ３は共に、それらの第３
の端子にスイッチング制御信号Ｆａを受けて制御され
る。
テージ50は、２つのスイッチング制御端子58及び60を有
し、スイッチング制御信号Ｅａ及びＦａを受ける。スイ
ッチング手段ＳＷ１及びＳＷ４は共に、それらの第３の
端子にスイッチング制御信号Ｅａを受けて制御され、ス
イッチング手段ＳＷ２及びＳＷ３は共に、それらの第３
の端子にスイッチング制御信号Ｆａを受けて制御され
る。
【００２２】図４は、図３のデジタルオペランドフォー
マッティングステージ50の詳細な回路を図示している。
その図４を参照するならば、スイッチング手段ＳＷ１お
よびＳＷ３は、それぞれＰチャネルトランジスタＭＰ10
およびＭＰ11を使用して実現されている。トランジスタ
ＭＰ10およびＭＰ11のソース端子は、正電源電圧線ＶDD
に接続されており、一方、それらのドレイン端子は、イ
ンバータＩ10及びＩ12のそれぞれの高電圧側端子にそれ
ぞれ接続されている。スイッチング手段ＳＷ２およびＳ
Ｗ４は、それぞれＮチャネルトランジスタＭＮ10および
ＭＮ11を使用して実現されている。トランジスタＭＮ10
およびＭＮ11のソース端子は、負電源電圧線ＶSSに接続
されており、一方、それらのドレイン端子は、インバー
タＩ10及びＩ12のそれぞれの低電圧側端子にそれぞれ接
続されている。
マッティングステージ50の詳細な回路を図示している。
その図４を参照するならば、スイッチング手段ＳＷ１お
よびＳＷ３は、それぞれＰチャネルトランジスタＭＰ10
およびＭＰ11を使用して実現されている。トランジスタ
ＭＰ10およびＭＰ11のソース端子は、正電源電圧線ＶDD
に接続されており、一方、それらのドレイン端子は、イ
ンバータＩ10及びＩ12のそれぞれの高電圧側端子にそれ
ぞれ接続されている。スイッチング手段ＳＷ２およびＳ
Ｗ４は、それぞれＮチャネルトランジスタＭＮ10および
ＭＮ11を使用して実現されている。トランジスタＭＮ10
およびＭＮ11のソース端子は、負電源電圧線ＶSSに接続
されており、一方、それらのドレイン端子は、インバー
タＩ10及びＩ12のそれぞれの低電圧側端子にそれぞれ接
続されている。
【００２３】トランジスタＭＰ10及びＭＮ11のゲート端
子58は、スイッチング制御信号Ｅａにより制御され、ト
ランジスタＭＰ11及びＭＮ10のゲート端子60は、スイッ
チング制御信号Ｆａにより制御される。インバータ手段
Ｉ10〜Ｉ12の各々は、公知の動作態様で接続された公知
のＣＭＯＳインバータとして実現されている。インバー
タ手段Ｉ10は、ＰチャネルトランジスタＭＰ15及びＮチ
ャネルトランジスタＭＮ15から構成されている。インバ
ータ手段Ｉ11は、ＰチャネルトランジスタＭＰ16及びＮ
チャネルトランジスタＭＮ16から構成されている。イン
バータ手段Ｉ12は、ＰチャネルトランジスタＭＰ17及び
ＮチャネルトランジスタＭＮ17から構成されている。
子58は、スイッチング制御信号Ｅａにより制御され、ト
ランジスタＭＰ11及びＭＮ10のゲート端子60は、スイッ
チング制御信号Ｆａにより制御される。インバータ手段
Ｉ10〜Ｉ12の各々は、公知の動作態様で接続された公知
のＣＭＯＳインバータとして実現されている。インバー
タ手段Ｉ10は、ＰチャネルトランジスタＭＰ15及びＮチ
ャネルトランジスタＭＮ15から構成されている。インバ
ータ手段Ｉ11は、ＰチャネルトランジスタＭＰ16及びＮ
チャネルトランジスタＭＮ16から構成されている。イン
バータ手段Ｉ12は、ＰチャネルトランジスタＭＰ17及び
ＮチャネルトランジスタＭＮ17から構成されている。
【００２４】以下の表１は、図４の回路の動作の真理値
表である。但し、ｘは、任意の値である。
表である。但し、ｘは、任意の値である。
【表１】
【００２５】ここで図４を再び参照するならば、スイッ
チング制御信号Ｅａ及びＦａの両方が、論理値“０”状
態のとき、データ出力信号Ｄａ’は、データ入力信号Ｄ
ａの状態に係わりなく、論理値“１”状態をとる。その
理由は以下の通りである。このとき、トランジスタＭＰ
10及びＭＰ11がオンしており、トランジスタＭＮ10及び
ＭＮ11がオフである。従って、インバータ手段Ｉ10は、
その入力端子52が論理値“０”状態のとき、その出力端
子56に電源電流を供給するだけであり、その入力端子52
が論理値“１”状態のとき、その出力端子56から電流を
引き抜くことができない。一方、インバータ手段Ｉ12
は、その入力端子54が論理値“０”状態のとき、その出
力端子56に電源電流を供給するだけであり、その入力端
子54が論理値“１”状態のとき、その出力端子56から電
流を引き抜くことができない。
チング制御信号Ｅａ及びＦａの両方が、論理値“０”状
態のとき、データ出力信号Ｄａ’は、データ入力信号Ｄ
ａの状態に係わりなく、論理値“１”状態をとる。その
理由は以下の通りである。このとき、トランジスタＭＰ
10及びＭＰ11がオンしており、トランジスタＭＮ10及び
ＭＮ11がオフである。従って、インバータ手段Ｉ10は、
その入力端子52が論理値“０”状態のとき、その出力端
子56に電源電流を供給するだけであり、その入力端子52
が論理値“１”状態のとき、その出力端子56から電流を
引き抜くことができない。一方、インバータ手段Ｉ12
は、その入力端子54が論理値“０”状態のとき、その出
力端子56に電源電流を供給するだけであり、その入力端
子54が論理値“１”状態のとき、その出力端子56から電
流を引き抜くことができない。
【００２６】それ故、入力端子52上のデータ入力信号Ｄ
ａが論理値“０”状態であるとき、端子54は、論理値
“１”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＰ10及びＭＰ15を介して論理値“１”状
態に、すなわちほぼＶDDにプルアップされる。また、入
力端子52上のデータ入力信号Ｄａが論理値“１”状態で
あるとき、端子54は、論理値“０”状態となり、従っ
て、データ出力信号Ｄａ’は、トランジスタＭＰ11及び
ＭＰ17を介して論理値“１”状態にプルアップされる。
ａが論理値“０”状態であるとき、端子54は、論理値
“１”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＰ10及びＭＰ15を介して論理値“１”状
態に、すなわちほぼＶDDにプルアップされる。また、入
力端子52上のデータ入力信号Ｄａが論理値“１”状態で
あるとき、端子54は、論理値“０”状態となり、従っ
て、データ出力信号Ｄａ’は、トランジスタＭＰ11及び
ＭＰ17を介して論理値“１”状態にプルアップされる。
【００２７】スイッチング制御信号Ｅａ及びＦａの両方
が、論理値“１”状態のとき、データ出力信号Ｄａ’
は、データ入力信号Ｄａの状態に係わりなく、論理値
“０”状態をとる。その理由は以下の通りである。この
とき、トランジスタＭＰ10及びＭＰ11がオフしており、
トランジスタＭＮ10及びＭＮ11がオンである。従って、
インバータ手段Ｉ10は、その入力端子52が論理値“１”
状態のとき、その出力端子56から電流を引き抜くだけで
あり、その入力端子52が論理値“０”状態のとき、その
出力端子56に電流を供給することができない。一方、イ
ンバータ手段Ｉ12は、その入力端子54が論理値“１”状
態のとき、その出力端子56から電流を引き抜くだけであ
り、その入力端子54が論理値“０”状態のとき、その出
力端子56に電流を供給することができない。
が、論理値“１”状態のとき、データ出力信号Ｄａ’
は、データ入力信号Ｄａの状態に係わりなく、論理値
“０”状態をとる。その理由は以下の通りである。この
とき、トランジスタＭＰ10及びＭＰ11がオフしており、
トランジスタＭＮ10及びＭＮ11がオンである。従って、
インバータ手段Ｉ10は、その入力端子52が論理値“１”
状態のとき、その出力端子56から電流を引き抜くだけで
あり、その入力端子52が論理値“０”状態のとき、その
出力端子56に電流を供給することができない。一方、イ
ンバータ手段Ｉ12は、その入力端子54が論理値“１”状
態のとき、その出力端子56から電流を引き抜くだけであ
り、その入力端子54が論理値“０”状態のとき、その出
力端子56に電流を供給することができない。
【００２８】それ故、入力端子52上のデータ入力信号Ｄ
ａが論理値“１”状態であるとき、端子54は、論理値
“０”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＮ10及びＭＭ15を介して論理値“０”状
態に、すなわちほぼＶSSにプルダウンされる。また、入
力端子52上のデータ入力信号Ｄａが論理値“０”状態で
あるとき、端子54は、論理値“１”状態となり、従っ
て、データ出力信号Ｄａ’は、トランジスタＭＮ11及び
ＭＮ17を介して論理値“０”状態にプルダウンされる。
ａが論理値“１”状態であるとき、端子54は、論理値
“０”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＮ10及びＭＭ15を介して論理値“０”状
態に、すなわちほぼＶSSにプルダウンされる。また、入
力端子52上のデータ入力信号Ｄａが論理値“０”状態で
あるとき、端子54は、論理値“１”状態となり、従っ
て、データ出力信号Ｄａ’は、トランジスタＭＮ11及び
ＭＮ17を介して論理値“０”状態にプルダウンされる。
【００２９】スイッチング制御信号Ｅａが論理値“１”
状態で、スイッチング制御信号Ｆａが論理値“０”状態
のとき、データオペランドフォーマッティングステージ
50のデータ入力信号Ｄａ及びデータ出力信号Ｄａ’は、
データ入力信号Ｄａがどのような論理状態でも、同一の
論理値状態をとる。その理由は以下の通りである。この
とき、トランジスタＭＰ10及びＭＮ10がオフしており、
トランジスタＭＰ11及びＭＮ11がオンである。従って、
インバータ手段Ｉ10は、その入力端子52の論理値状態に
係わりなく、出力端子56に電流を供給することも出力端
子56から電流を引き抜くこともできない。一方、インバ
ータ手段Ｉ12は、その入力端子54の論理値状態に応じ
て、出力端子56に電流を供給し、または、出力端子56か
ら電流を引き抜くこともできる。
状態で、スイッチング制御信号Ｆａが論理値“０”状態
のとき、データオペランドフォーマッティングステージ
50のデータ入力信号Ｄａ及びデータ出力信号Ｄａ’は、
データ入力信号Ｄａがどのような論理状態でも、同一の
論理値状態をとる。その理由は以下の通りである。この
とき、トランジスタＭＰ10及びＭＮ10がオフしており、
トランジスタＭＰ11及びＭＮ11がオンである。従って、
インバータ手段Ｉ10は、その入力端子52の論理値状態に
係わりなく、出力端子56に電流を供給することも出力端
子56から電流を引き抜くこともできない。一方、インバ
ータ手段Ｉ12は、その入力端子54の論理値状態に応じ
て、出力端子56に電流を供給し、または、出力端子56か
ら電流を引き抜くこともできる。
【００３０】それ故、入力端子52上のデータ入力信号Ｄ
ａが論理値“０”状態であるとき、端子54は、論理値
“１”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＮ11及びＭＮ17を介して論理値“０”状
態にプルダウンされる。また、入力端子52上のデータ入
力信号Ｄａが論理値“１”状態であるとき、端子54は、
論理値“０”状態となり、従って、データ出力信号Ｄ
ａ’は、トランジスタＭＰ11及びＭＰ17を介して論理値
“１”状態にプルアップされる。
ａが論理値“０”状態であるとき、端子54は、論理値
“１”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＮ11及びＭＮ17を介して論理値“０”状
態にプルダウンされる。また、入力端子52上のデータ入
力信号Ｄａが論理値“１”状態であるとき、端子54は、
論理値“０”状態となり、従って、データ出力信号Ｄ
ａ’は、トランジスタＭＰ11及びＭＰ17を介して論理値
“１”状態にプルアップされる。
【００３１】スイッチング制御信号Ｅａが論理値“０”
状態で、スイッチング制御信号Ｆａが論理値“１”状態
のとき、データオペランドフォーマッティングステージ
50のデータ入力信号Ｄａ及びデータ出力信号Ｄａ’は、
データ入力信号Ｄａがどのような論理状態でも、互いに
反対の論理値状態をとる。その理由は以下の通りであ
る。このとき、トランジスタＭＰ10及びＭＮ10がオンし
ており、トランジスタＭＰ11及びＭＮ11がオフである。
従って、インバータ手段Ｉ10は、その入力端子52の論理
値状態に応じて、出力端子56に電流を供給し、または出
力端子56から電流を引き抜くことができる。一方、イン
バータ手段Ｉ12は、その入力端子54の論理値状態に係わ
りなく、出力端子56に電流を供給することも出力端子56
から電流を引き抜くこともできない。
状態で、スイッチング制御信号Ｆａが論理値“１”状態
のとき、データオペランドフォーマッティングステージ
50のデータ入力信号Ｄａ及びデータ出力信号Ｄａ’は、
データ入力信号Ｄａがどのような論理状態でも、互いに
反対の論理値状態をとる。その理由は以下の通りであ
る。このとき、トランジスタＭＰ10及びＭＮ10がオンし
ており、トランジスタＭＰ11及びＭＮ11がオフである。
従って、インバータ手段Ｉ10は、その入力端子52の論理
値状態に応じて、出力端子56に電流を供給し、または出
力端子56から電流を引き抜くことができる。一方、イン
バータ手段Ｉ12は、その入力端子54の論理値状態に係わ
りなく、出力端子56に電流を供給することも出力端子56
から電流を引き抜くこともできない。
【００３２】それ故、入力端子52上のデータ入力信号Ｄ
ａが論理値“０”状態であるとき、端子54は、論理値
“１”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＰ10及びＭＰ15を介して論理値“１”状
態にプルアップされる。また、入力端子52上のデータ入
力信号Ｄａが論理値“１”状態であるとき、端子54は、
論理値“０”状態となり、従って、データ出力信号Ｄ
ａ’は、トランジスタＭＮ10及びＭＮ15を介して論理値
“０”状態にプルダウンされる。
ａが論理値“０”状態であるとき、端子54は、論理値
“１”状態となり、従って、データ出力信号Ｄａ’は、
トランジスタＭＰ10及びＭＰ15を介して論理値“１”状
態にプルアップされる。また、入力端子52上のデータ入
力信号Ｄａが論理値“１”状態であるとき、端子54は、
論理値“０”状態となり、従って、データ出力信号Ｄ
ａ’は、トランジスタＭＮ10及びＭＮ15を介して論理値
“０”状態にプルダウンされる。
【００３３】図５は、本発明のもう１つの実施例のブロ
ック図である。その図５を参照するならば、デジタルオ
ペランドフォーマッティングステージ70は、全体的なス
イッチング手段と、３つのインバータ手段Ｉ20〜Ｉ22を
具備している。その全体的なスイッチング手段は、各々
３つの端子を有する４つのスイッチング手段ＳＷ10〜Ｓ
Ｗ13を有しており、インバータ手段Ｉ20〜Ｉ22は各々４
つの端子を有している。
ック図である。その図５を参照するならば、デジタルオ
ペランドフォーマッティングステージ70は、全体的なス
イッチング手段と、３つのインバータ手段Ｉ20〜Ｉ22を
具備している。その全体的なスイッチング手段は、各々
３つの端子を有する４つのスイッチング手段ＳＷ10〜Ｓ
Ｗ13を有しており、インバータ手段Ｉ20〜Ｉ22は各々４
つの端子を有している。
【００３４】スイッチング手段ＳＷ11の第１端子は、正
電源電圧線ＶDDに接続され、その第２の端子72は、スイ
ッチング手段ＳＷ12の第１端子に接続されている。そし
て、そのスイッチング手段ＳＷ12の第２端子は、負電源
電圧線ＶSSに接続されている。スイッチング手段ＳＷ11
及びＳＷ12のそれぞれの第３端子74及び76は、それぞれ
のスイッチング制御信号をそれぞれ受ける。
電源電圧線ＶDDに接続され、その第２の端子72は、スイ
ッチング手段ＳＷ12の第１端子に接続されている。そし
て、そのスイッチング手段ＳＷ12の第２端子は、負電源
電圧線ＶSSに接続されている。スイッチング手段ＳＷ11
及びＳＷ12のそれぞれの第３端子74及び76は、それぞれ
のスイッチング制御信号をそれぞれ受ける。
【００３５】スイッチング手段ＳＷ10の第１端子は、デ
ジタルオペランドフォーマッティングステージ70のデー
タ入力端子78に接続されている。スイッチング手段ＳＷ
10の第２端子は、スイッチング手段ＳＷ11の第２端子と
スイッチング手段ＳＷ12の第１端子に接続されている。
スイッチング手段ＳＷ10の第３端子80は、そのスイッチ
ング制御信号を受ける。
ジタルオペランドフォーマッティングステージ70のデー
タ入力端子78に接続されている。スイッチング手段ＳＷ
10の第２端子は、スイッチング手段ＳＷ11の第２端子と
スイッチング手段ＳＷ12の第１端子に接続されている。
スイッチング手段ＳＷ10の第３端子80は、そのスイッチ
ング制御信号を受ける。
【００３６】インバータ手段Ｉ20〜Ｉ22の高電圧側端子
は、正電源電圧線ＶDDに接続され、それらの低電圧側端
子は、負電源電圧線ＶSSに接続されている。スイッチン
グ手段ＳＷ10〜ＳＷ12の端子72は、インバータ手段Ｉ20
の入力端子に接続され、インバータ手段Ｉ20の出力端子
は、デジタルオペランドフォーマッティングステージ70
のデータ出力端子82を構成している。インバータ手段Ｉ
21の入力端子は、デジタルオペランドフォーマッティン
グステージ70のデータ入力端子78に接続されている。
は、正電源電圧線ＶDDに接続され、それらの低電圧側端
子は、負電源電圧線ＶSSに接続されている。スイッチン
グ手段ＳＷ10〜ＳＷ12の端子72は、インバータ手段Ｉ20
の入力端子に接続され、インバータ手段Ｉ20の出力端子
は、デジタルオペランドフォーマッティングステージ70
のデータ出力端子82を構成している。インバータ手段Ｉ
21の入力端子は、デジタルオペランドフォーマッティン
グステージ70のデータ入力端子78に接続されている。
【００３７】スイッチング手段ＳＷ13の第１端子は、イ
ンバータ手段Ｉ21の出力端子84に接続されている。イン
バータ手段Ｉ22の入力端子は、スイッチング手段ＳＷ13
の第２端子86に接続されている。スイッチング手段ＳＷ
13の第３端子88は、そのスイッチング制御信号を受け
る。インバータ手段Ｉ22の出力端子は、デジタルオペラ
ンドフォーマッティングステージ70のデータ出力端子8
2、すなわち、インバータ手段Ｉ20の出力端子に接続さ
れている。
ンバータ手段Ｉ21の出力端子84に接続されている。イン
バータ手段Ｉ22の入力端子は、スイッチング手段ＳＷ13
の第２端子86に接続されている。スイッチング手段ＳＷ
13の第３端子88は、そのスイッチング制御信号を受け
る。インバータ手段Ｉ22の出力端子は、デジタルオペラ
ンドフォーマッティングステージ70のデータ出力端子8
2、すなわち、インバータ手段Ｉ20の出力端子に接続さ
れている。
【００３８】図５に示すデジタルオペランドフォーマッ
ティングステージ70において、スイッチング手段ＳＷ10
及びＳＷ13を除く全インバータ手段及びスイッチング手
段は図４に示すように実現することができる。スイッチ
ング手段ＳＷ10及びＳＷ13は、図２に図示した構造と同
一または動作上同一のトランスファーゲート(30)型構造
を使用して実現する必要がある。スイッチング手段ＳＷ
10〜ＳＷ13は、表１の真理値表を満足するように制御さ
れねばならない。
ティングステージ70において、スイッチング手段ＳＷ10
及びＳＷ13を除く全インバータ手段及びスイッチング手
段は図４に示すように実現することができる。スイッチ
ング手段ＳＷ10及びＳＷ13は、図２に図示した構造と同
一または動作上同一のトランスファーゲート(30)型構造
を使用して実現する必要がある。スイッチング手段ＳＷ
10〜ＳＷ13は、表１の真理値表を満足するように制御さ
れねばならない。
【００３９】図６は、独立して動作する図４に示す形式
の２つのデジタルオペランドフォーマッティングステー
ジ50及び50' のブロック図である。２つのデジタルオペ
ランドフォーマッティングステージ50及び50' の組み合
わせを、ここで、デジタルオペランドフォーマッティン
グアレイ90と称する。混乱を避けるために、デジタルオ
ペランドフォーマッティングステージ50' の入力端子、
信号及び出力端子には、デジタルオペランドフォーマッ
ティングステージ50の入力端子、信号及び出力端子と異
なる符号、すなわち、Ｄｂ、Ｄｂ’、Ｅｂ、Ｆｂ、5
2’、56’、58’、60’を付してある。
の２つのデジタルオペランドフォーマッティングステー
ジ50及び50' のブロック図である。２つのデジタルオペ
ランドフォーマッティングステージ50及び50' の組み合
わせを、ここで、デジタルオペランドフォーマッティン
グアレイ90と称する。混乱を避けるために、デジタルオ
ペランドフォーマッティングステージ50' の入力端子、
信号及び出力端子には、デジタルオペランドフォーマッ
ティングステージ50の入力端子、信号及び出力端子と異
なる符号、すなわち、Ｄｂ、Ｄｂ’、Ｅｂ、Ｆｂ、5
2’、56’、58’、60’を付してある。
【００４０】図７は、公知の全加算器92に接続されたデ
ジタルオペランドフォーマッティングアレイのブロック
図である。図７を参照するならば、デジタルオペランド
フォーマッティングアレイ90のそれぞれの出力56及び5
6' は、全加算器92の（加数及び被加数）入力に接続さ
れ、その全加算器92は、更に、入力ＣＩＮと２つの出力
ＳＵＭ及びＣＯＵＴを有している。更に全加算器92は、
正電源電圧線ＶDDと負電源電圧線ＶSSとの間に接続され
ている。デジタルオペランドフォーマッティングアレイ
90と全加算器92との組み合わせを、ここでデジタルオペ
ランドフォーマット加算器94と称する。
ジタルオペランドフォーマッティングアレイのブロック
図である。図７を参照するならば、デジタルオペランド
フォーマッティングアレイ90のそれぞれの出力56及び5
6' は、全加算器92の（加数及び被加数）入力に接続さ
れ、その全加算器92は、更に、入力ＣＩＮと２つの出力
ＳＵＭ及びＣＯＵＴを有している。更に全加算器92は、
正電源電圧線ＶDDと負電源電圧線ＶSSとの間に接続され
ている。デジタルオペランドフォーマッティングアレイ
90と全加算器92との組み合わせを、ここでデジタルオペ
ランドフォーマット加算器94と称する。
【００４１】図８は、複数のデジタルオペランドフォー
マット加算器94のブロック図である。図８を参照するな
らば、（ｎ＋１）個（但し、ｎは１より大きい任意の
数）のデジタルオペランドフォーマット加算器並びにそ
れらの入力及び出力の各々に、０から始まってｎで終わ
る添字を付してある。更に、それぞれのスイッチング制
御信号Ｅａｘ、Ｆａｘ、Ｅｂｘ、Ｆｂｘ（但し、ｘは０
とｎとの間の整数）がすべてそれぞれのデジタルオペラ
ンドフォーマット加算器94ｘに印加され制御されてい
る。更に、各デジタルオペランドフォーマット加算器94
ｘの出力ＣＯＵＴｘは、それぞれの次のデジタルオペラ
ンドフォーマット加算器94ｘ＋１の入力ＣＩＮｘ＋１に
接続されている。
マット加算器94のブロック図である。図８を参照するな
らば、（ｎ＋１）個（但し、ｎは１より大きい任意の
数）のデジタルオペランドフォーマット加算器並びにそ
れらの入力及び出力の各々に、０から始まってｎで終わ
る添字を付してある。更に、それぞれのスイッチング制
御信号Ｅａｘ、Ｆａｘ、Ｅｂｘ、Ｆｂｘ（但し、ｘは０
とｎとの間の整数）がすべてそれぞれのデジタルオペラ
ンドフォーマット加算器94ｘに印加され制御されてい
る。更に、各デジタルオペランドフォーマット加算器94
ｘの出力ＣＯＵＴｘは、それぞれの次のデジタルオペラ
ンドフォーマット加算器94ｘ＋１の入力ＣＩＮｘ＋１に
接続されている。
【００４２】制御信号Ｅａｘ、Ｆａｘ、Ｅｂｘ、Ｆｂｘ
を使用してデジタルオペランドフォーマット加算器94ｘ
のデータ入力Ｄａｘ及びＤｂｘをフォーマットすること
によって、全加算器の全てが、普通の加算動作だけでな
く、減算、反転減算、Ｄａｘと等しいかまたはＤｂｘと
等しいか、Ｄａｘを負にするかまたはＤｂｘを負にする
か、ＤａｘをインクリメントするかまたはＤｂｘをイン
クリメントするか、ＤａｘをデクリメントするかＤｂｘ
をデクリメントするか、などの動作を実行することがで
きる。
を使用してデジタルオペランドフォーマット加算器94ｘ
のデータ入力Ｄａｘ及びＤｂｘをフォーマットすること
によって、全加算器の全てが、普通の加算動作だけでな
く、減算、反転減算、Ｄａｘと等しいかまたはＤｂｘと
等しいか、Ｄａｘを負にするかまたはＤｂｘを負にする
か、ＤａｘをインクリメントするかまたはＤｂｘをイン
クリメントするか、ＤａｘをデクリメントするかＤｂｘ
をデクリメントするか、などの動作を実行することがで
きる。
【００４３】以上の説明により本発明の本質は明らかに
なったはずである。図４の回路に基づくならば、16ビッ
トＡＬＵのデータ入力をフォーマットするために必要な
トランジスタの数は、 320である。従って、必要なトラ
ンジスタ数を相当削減できる（ 896− 320＝ 576）。そ
れ故、必要な面積および電力消費を相当削減できる。更
に、図４の回路図によれば、例えばマルチビットＡＬＵ
を組み込んだＩＣのレイアウトのために巧妙でコンパク
トなセルをつくることができる。
なったはずである。図４の回路に基づくならば、16ビッ
トＡＬＵのデータ入力をフォーマットするために必要な
トランジスタの数は、 320である。従って、必要なトラ
ンジスタ数を相当削減できる（ 896− 320＝ 576）。そ
れ故、必要な面積および電力消費を相当削減できる。更
に、図４の回路図によれば、例えばマルチビットＡＬＵ
を組み込んだＩＣのレイアウトのために巧妙でコンパク
トなセルをつくることができる。
【図１】 公知の四者択一マルチプレクサを図解した
図。
図。
【図２】 図１のマルチプレクサの詳細な回路図。
【図３】 本発明の好ましい実施例のブロック図。
【図４】 図３の回路の詳細な回路図。
【図５】 本発明の好ましいもう１つの実施例のブロッ
ク図。
ク図。
【図６】 デジタルオペランドフォーマッティングアレ
イのブロック図。
イのブロック図。
【図７】 全加算器に接続されたデジタルオペランドフ
ォーマッティングアレイのブロック図。
ォーマッティングアレイのブロック図。
【図８】 複数のオペランドフォーマッティング加算器
のブロック図。
のブロック図。
10 マルチプレクサ 12、13、14、15 データ信号入力 16、17、18、19 制御信号入力 20 データ出力 22、24、26、28 バッファードトランスファーゲート 30、32、34、36 トランスファーゲート ＳＷ１〜ＳＷ13 スイッチング手段 Ｉ１〜Ｉ22 インバータ手段 50、50'、70 最適化デジタルオペランドフォーマッテ
ィングステージ 90、92 デジタルオペランドフォーマッティングアレイ 94 デジタルオペランドフォーマット加算器
ィングステージ 90、92 デジタルオペランドフォーマッティングアレイ 94 デジタルオペランドフォーマット加算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファンクォ ツァング フランス国 38000 グルノーブル ケ クロード ベルナール 29
Claims (10)
- 【請求項１】 電源端子、グラウンド端子、入力及び出
力を有する第１のインバータ手段と、 電源端子、グラウンド端子、出力及び上記第１のインバ
ータ手段の入力に接続された入力を有する第２のインバ
ータ手段と、 電源端子、グラウンド端子、上記第２のインバータ手段
の出力に接続された入力、及び上記第１のインバータ手
段の出力に接続された出力を有する第３のインバータ手
段と、 上記第１のインバータ手段及び／又は上記第２のインバ
ータ手段及び／又は上記第３のインバータ手段をスイッ
チングするスイッチング手段とを具備することを特徴と
するデジタルオペランドフォーマッティングステージ。 - 【請求項２】 上記したスイッチング手段は、 第１の制御信号により制御されて、正電源と上記第１の
インバータ手段の電源端子との間を電気的に接続する第
１のスイッチング手段と、 第２の制御信号により制御されて、負電源と上記第１の
インバータ手段のグラウンド端子との間を電気的に接続
する第２のスイッチング手段と、 上記第２の制御信号により制御されて、正電源と上記第
３のインバータ手段の電源端子との間を電気的に接続す
る第３のスイッチング手段と、 上記第１の制御信号により制御されて、負電源と上記第
３のインバータ手段のグラウンド端子との間を電気的に
接続する第４のスイッチング手段とを具備することを特
徴とする請求項１に記載のデジタルオペランドフォーマ
ッティングステージ。 - 【請求項３】 上記第１、第２、第３及び第４のスイッ
チング手段は、共通の制御信号で制御されることを特徴
とする請求項２に記載のデジタルオペランドフォーマッ
ティングステージ。 - 【請求項４】 上記インバータ手段の内の少なくとも１
つは、公知のＣＭＯＳインバータからなることを特徴と
する請求項１〜３のいずれか１項に記載のデジタルオペ
ランドフォーマッティングステージ。 - 【請求項５】 上記第１及び第３のスイッチング手段は
各々、少なくとも１つのＰチャネルトランジスタからな
ることを特徴とする請求項１〜３のいずれか１項に記載
のデジタルオペランドフォーマッティングステージ。 - 【請求項６】 上記第２及び第４のスイッチング手段は
各々、少なくとも１つのＮチャネルトランジスタからな
ることを特徴とする請求項１〜３のいずれか１項に記載
のデジタルオペランドフォーマッティングステージ。 - 【請求項７】 上記第１のインバータ手段は、公知のＣ
ＭＯＳインバータからなり、 上記第２のインバータ手段は、公知のＣＭＯＳインバー
タからなり、 上記第３のインバータ手段は、公知のＣＭＯＳインバー
タからなり、 上記第１のスイッチング手段は、少なくとも１つのＰチ
ャネルトランジスタからなり、 上記第２のスイッチング手段は、少なくとも１つのＮチ
ャネルトランジスタからなり、 上記第３のスイッチング手段は、少なくとも１つのＰチ
ャネルトランジスタからなり、 上記第４のスイッチング手段は、少なくとも１つのＮチ
ャネルトランジスタからなることを特徴とする請求項１
〜３のいずれか１項に記載のデジタルオペランドフォー
マッティングステージ。 - 【請求項８】 請求項１〜７のいずれか１項に記載の複
数のデジタルオペランドフォーマッティングステージが
互いに独立して制御されることを特徴とするデジタルオ
ペランドフォーマッティングアレイ。 - 【請求項９】 出力信号が、公知の全加算器の加数入力
と被加数入力に接続されており、データオペランドフォ
ーマッティングアレイと全加算器とで、デジタルオペラ
ンドフォーマット加算器を構成していることを特徴とす
る請求項８に記載のデジタルオペランドフォーマッティ
ングアレイ。 - 【請求項１０】 デジタルオペランドフォーマッティン
グアレイが、同一のもう１つのデジタルオペランドフォ
ーマッティングアレイと並列に制御されていることを特
徴とする請求項９に記載のデジタルオペランドフォーマ
ッティングアレイ。
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|---|---|---|---|
| FR9402283 | 1994-02-28 | ||
| FR9402283A FR2716759B1 (fr) | 1994-02-28 | 1994-02-28 | Etage de formatage d'opérandes optimisé. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0830433A true JPH0830433A (ja) | 1996-02-02 |
| JP3135471B2 JP3135471B2 (ja) | 2001-02-13 |
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ID=9460505
Family Applications (1)
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|---|---|---|---|
| JP07064743A Expired - Fee Related JP3135471B2 (ja) | 1994-02-28 | 1995-02-28 | デジタルオペランドフォーマッティング回路 |
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|---|---|
| US (1) | US5648925A (ja) |
| EP (1) | EP0669572B1 (ja) |
| JP (1) | JP3135471B2 (ja) |
| DE (1) | DE69500250T2 (ja) |
| FR (1) | FR2716759B1 (ja) |
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|---|---|---|---|---|
| WO1996010725A1 (en) * | 1994-09-30 | 1996-04-11 | Tovarischestvo S Ogranichennoi Otvetstvennostiu 'anter Ltd.' | Target |
| KR100209224B1 (ko) * | 1996-12-27 | 1999-07-15 | 김영환 | 고속 다중화기 |
| US6573758B2 (en) * | 2001-09-27 | 2003-06-03 | International Business Machines Corporation | Fast, symmetrical XOR/XNOR gate |
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| JPS62257526A (ja) * | 1986-04-30 | 1987-11-10 | Mitsubishi Electric Corp | 算術論理演算装置 |
| JPH04101214A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | 絶対値発生器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157589A (en) * | 1977-09-09 | 1979-06-05 | Gte Laboratories Incorporated | Arithmetic logic apparatus |
| JPS5896347A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | 全加算器 |
| JPH07118654B2 (ja) * | 1986-12-10 | 1995-12-18 | 三菱電機株式会社 | 算術演算装置 |
| JP2548301B2 (ja) * | 1988-05-25 | 1996-10-30 | 富士通株式会社 | プログラマブル論理回路装置 |
| US4912339A (en) * | 1988-12-05 | 1990-03-27 | International Business Machines Corporation | Pass gate multiplexer |
| US5012126A (en) * | 1990-06-04 | 1991-04-30 | Motorola, Inc. | High speed CMOS multiplexer having reduced propagation delay |
| JPH04172011A (ja) * | 1990-11-05 | 1992-06-19 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5355035A (en) * | 1993-01-08 | 1994-10-11 | Vora Madhukar B | High speed BICMOS switches and multiplexers |
| US5376829A (en) * | 1993-09-10 | 1994-12-27 | Sun Microsystems, Inc. | High-speed complementary multiplexer |
-
1994
- 1994-02-28 FR FR9402283A patent/FR2716759B1/fr not_active Expired - Fee Related
-
1995
- 1995-02-21 EP EP95400366A patent/EP0669572B1/fr not_active Expired - Lifetime
- 1995-02-21 DE DE69500250T patent/DE69500250T2/de not_active Expired - Fee Related
- 1995-02-28 US US08/395,564 patent/US5648925A/en not_active Expired - Lifetime
- 1995-02-28 JP JP07064743A patent/JP3135471B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116034A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 加算回路 |
| JPS62257526A (ja) * | 1986-04-30 | 1987-11-10 | Mitsubishi Electric Corp | 算術論理演算装置 |
| JPH04101214A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | 絶対値発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2716759B1 (fr) | 1996-04-05 |
| FR2716759A1 (fr) | 1995-09-01 |
| EP0669572B1 (fr) | 1997-04-23 |
| US5648925A (en) | 1997-07-15 |
| DE69500250T2 (de) | 1997-07-31 |
| JP3135471B2 (ja) | 2001-02-13 |
| DE69500250D1 (de) | 1997-05-28 |
| EP0669572A1 (fr) | 1995-08-30 |
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