JPH01295527A - 選択回路 - Google Patents
選択回路Info
- Publication number
- JPH01295527A JPH01295527A JP63126580A JP12658088A JPH01295527A JP H01295527 A JPH01295527 A JP H01295527A JP 63126580 A JP63126580 A JP 63126580A JP 12658088 A JP12658088 A JP 12658088A JP H01295527 A JPH01295527 A JP H01295527A
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- Japan
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- mos transistor
- output
- input signal
- mos
- logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は選択回路に関する。
従来、この種の選択回路は、２種類の論理ゲートの出力
信号を選択信号でマルチプレクスしていた、第３図は、
従来の選択回路の一例を示す接続図で、入力信号Ｂ’
、Ｃ’のＮＡＮＤ論理信号とＮＯＲ論理信号を選択信号
Ａ′でマルチプレクスした場合を示す。
信号を選択信号でマルチプレクスしていた、第３図は、
従来の選択回路の一例を示す接続図で、入力信号Ｂ’
、Ｃ’のＮＡＮＤ論理信号とＮＯＲ論理信号を選択信号
Ａ′でマルチプレクスした場合を示す。
第４表は第３図に示す選択回路の真理値表である。
第４表
〔発明が解決しようとする課題〕
上述した従来の選択回路は、２種類の論理ゲートの出力
信号を選択信号でマルチブレクスしているので、スピー
ドが低速になるという欠点がある。
信号を選択信号でマルチブレクスしているので、スピー
ドが低速になるという欠点がある。
本発明の選択回路は、ソース電極に電源が供給され２つ
以上の異なるゲート入力をもつ第１の縦積みｐ−ＭＯＳ
トランジスタ群と、ソース電極に電源が供給され前記第
１の縦積みｐ−ＭＯＳ）−ランジスタ群と同じゲート入
力をもつ第２の横積みｐ−ＭＯＳトランジスタ群と、前
記第２の横積みｐ−ＭＯＳトランジスタ群の出力がソー
ス電極に供給され前自己第２の横積みｐ−ＭＯＳトラン
ジスタ群と異なるゲート入力をもつ第３のｐ−ＭＯＳト
ランジスタと、前記第１の縦積みｐ−ＭＯＳトランジス
タ群と前記第３のｐ−ＭＯＳトランジスタが共通の出力
をもち、且つ、ソース電極に接地が供給れ前記第１の縦
積みｐ−ＭＯＳトランジスタ群と同じゲート入力をもつ
第４の縦積みｎ−ＭＯＳトランジスタ群と、ソース電極
に接地が供給され前記第４の縦積みｎ−ＭＯＳトランジ
スタ群と同じゲート入力をもつ第５の横積みｎ−ＭＯＳ
トランジスタ群と、前記第５の横積みｎ−ＭＯＳトラン
ジスタ群の出力がソース電極に供給され前記第３のｐ−
ＭＯ８トランジスタと同じゲート入力をもつ第６のｎ−
ＭＯ３トランジスタと、前記第４の縦積みｎ−ＭＯ９ト
ランジスタ群と前記第６のｎ−ＭＯＳトランジスタが共
通の出力をもち、且つ、前記第１の縦積みｐ−ＭＯＳト
ランジスタ群と前記第３のｐ−ＭＯＳトランジスタの出
力が前記第４の縦積みｎ−ＭＯ３トランジスタ群と前記
第６のｎ−ＭＯ８トランジスタの出力と共通な回路とを
含んで構成される。
以上の異なるゲート入力をもつ第１の縦積みｐ−ＭＯＳ
トランジスタ群と、ソース電極に電源が供給され前記第
１の縦積みｐ−ＭＯＳ）−ランジスタ群と同じゲート入
力をもつ第２の横積みｐ−ＭＯＳトランジスタ群と、前
記第２の横積みｐ−ＭＯＳトランジスタ群の出力がソー
ス電極に供給され前自己第２の横積みｐ−ＭＯＳトラン
ジスタ群と異なるゲート入力をもつ第３のｐ−ＭＯＳト
ランジスタと、前記第１の縦積みｐ−ＭＯＳトランジス
タ群と前記第３のｐ−ＭＯＳトランジスタが共通の出力
をもち、且つ、ソース電極に接地が供給れ前記第１の縦
積みｐ−ＭＯＳトランジスタ群と同じゲート入力をもつ
第４の縦積みｎ−ＭＯＳトランジスタ群と、ソース電極
に接地が供給され前記第４の縦積みｎ−ＭＯＳトランジ
スタ群と同じゲート入力をもつ第５の横積みｎ−ＭＯＳ
トランジスタ群と、前記第５の横積みｎ−ＭＯＳトラン
ジスタ群の出力がソース電極に供給され前記第３のｐ−
ＭＯ８トランジスタと同じゲート入力をもつ第６のｎ−
ＭＯ３トランジスタと、前記第４の縦積みｎ−ＭＯ９ト
ランジスタ群と前記第６のｎ−ＭＯＳトランジスタが共
通の出力をもち、且つ、前記第１の縦積みｐ−ＭＯＳト
ランジスタ群と前記第３のｐ−ＭＯＳトランジスタの出
力が前記第４の縦積みｎ−ＭＯ３トランジスタ群と前記
第６のｎ−ＭＯ８トランジスタの出力と共通な回路とを
含んで構成される。
次に本発明について図面を参照して説明する。
第１図は、本発明を選択信号Ａで、出力０がＢ。
ＣのＮＡＮＤ論理かＮＯＲ論理かを選択する回路に実施
した場合の第１の実施例を示す接続回路図であり、第１
表は第１図の真理値表である。
した場合の第１の実施例を示す接続回路図であり、第１
表は第１図の真理値表である。
Ａ＝Ｏの時、ｐ−ＭＯ３トランジスタ３は“ＯＮ”、ｎ
−ＭＯ３トランジスタロは’ＯＦＦ’ となり、入力信
号Ｂ＝Ｏあるいは入力信号Ｃ＝０ならば、ｐ−ＭＯＳト
ランジスタ１と３，２と３あるいは４と５を通して、出
力Ｏは“１′となり、Ｂ＝Ｃ＝１ならばｎ−ＭＯＳトラ
ンジスタ１０と９を通して、出力０は“０′となり、出
力０は、ＮＡＮＤ論理になる。
−ＭＯ３トランジスタロは’ＯＦＦ’ となり、入力信
号Ｂ＝Ｏあるいは入力信号Ｃ＝０ならば、ｐ−ＭＯＳト
ランジスタ１と３，２と３あるいは４と５を通して、出
力Ｏは“１′となり、Ｂ＝Ｃ＝１ならばｎ−ＭＯＳトラ
ンジスタ１０と９を通して、出力０は“０′となり、出
力０は、ＮＡＮＤ論理になる。
第１表
次に、入力信号Ａ＝１の時、ｐ−ＭＯＳトランジスタ３
はＯＦＦ’ 、ｎ−ＭＯ３）−ランジスタロは“ＯＮ”
となり、Ｂ＝Ｃ＝Ｏならばｐ −Ｍ ＯＳトランジスタ
４と５を通して、出力信号０は“１°となり、Ｂ＝１あ
るいはＣ＝１ならば、ｎ−ＭＯＳトランジスタフと６．
８と６あるいは１０と９を通して、出力信号Ｏは“０°
となり、出力信号０は、ＮＯＲ論理になる。
はＯＦＦ’ 、ｎ−ＭＯ３）−ランジスタロは“ＯＮ”
となり、Ｂ＝Ｃ＝Ｏならばｐ −Ｍ ＯＳトランジスタ
４と５を通して、出力信号０は“１°となり、Ｂ＝１あ
るいはＣ＝１ならば、ｎ−ＭＯＳトランジスタフと６．
８と６あるいは１０と９を通して、出力信号Ｏは“０°
となり、出力信号０は、ＮＯＲ論理になる。
従って、入力信号Ａ＝Ｏの時、出力信号Ｂ、ＣのＮＡＮ
Ｄ論理が選択され、入力信号Ａ＝１の時、入力信号Ｂ、
ＣのＮＯＲ論理が選択される。
Ｄ論理が選択され、入力信号Ａ＝１の時、入力信号Ｂ、
ＣのＮＯＲ論理が選択される。
第２図は、本発明を選択信号Ａで、出力ｏ２が入力信号
Ｂ、ＣとＤのＡＮＤ−ＮＯＲ論理が０Ｒ−ＮＡＮＤ論理
かを選択する回路に実施した場合の第２の実施例を示す
接続回路図であり、第２表は第２図の真理値表である。
Ｂ、ＣとＤのＡＮＤ−ＮＯＲ論理が０Ｒ−ＮＡＮＤ論理
かを選択する回路に実施した場合の第２の実施例を示す
接続回路図であり、第２表は第２図の真理値表である。
また、第３表は、第３図の入力信号りに、第１図の出力
信号Ｏを入力した場合の真理値表である。
信号Ｏを入力した場合の真理値表である。
入力信号Ａ＝Ｏの時、ｐ−ＭＯＳトランジスタ１９は’
ＯＮ’ 、ｎ−ＭＯＳトランジスタ２３は’ＯＦＦ”と
なり、入力信号Ｄ＝０ならばｐ−ＭＯＳトランジスタ１
８と１９を通して、さらに入力信号Ｂ＝Ｏあるいは入力
信号Ｃ＝Ｏならば、ｐ−ＭＯＳトランジスタ２０と２２
．２１と２２を通して、また、Ｂ＝Ｃ＝Ｏならばｐ−Ｍ
ＯＳトランジスタ１６と１７と１９を通して、出力信号
０２は“１゛となり、入力信号Ｄ＝１の時、入力信号Ｂ
＝１あるいは入力信号Ｃ＝１ならばｎ−ＭＯＳトランジ
スタ２９と２７あるいは２８と２７を通して、出力信号
ｏ２は０°となり、出力信号０２は、０Ｒ−ＮＡＮＤ論
理ニなる。
ＯＮ’ 、ｎ−ＭＯＳトランジスタ２３は’ＯＦＦ”と
なり、入力信号Ｄ＝０ならばｐ−ＭＯＳトランジスタ１
８と１９を通して、さらに入力信号Ｂ＝Ｏあるいは入力
信号Ｃ＝Ｏならば、ｐ−ＭＯＳトランジスタ２０と２２
．２１と２２を通して、また、Ｂ＝Ｃ＝Ｏならばｐ−Ｍ
ＯＳトランジスタ１６と１７と１９を通して、出力信号
０２は“１゛となり、入力信号Ｄ＝１の時、入力信号Ｂ
＝１あるいは入力信号Ｃ＝１ならばｎ−ＭＯＳトランジ
スタ２９と２７あるいは２８と２７を通して、出力信号
ｏ２は０°となり、出力信号０２は、０Ｒ−ＮＡＮＤ論
理ニなる。
次に入力信号Ａ＝１の時、ｐ−ＭＯＳトランジスタ１１
は“ＯＦＦ”、ｎ−ＭＯＳトランジスタ２３は“ＯＮ″
となり、入力信号Ｄ＝１ならばｎ−ＭＯＳトランジスタ
２４と２３を通して、さらに入力信号Ｂ＝１あるいは入
力信号Ｃ＝１ならば、ｎ−ＭＯＳトランジスタ２８と２
７．２９と２７を通して、また、Ｂ＝Ｃ＝１ならばｎ−
ＭＯＳトランジスタ２６と２５と２３を通して、出力信
号０２は“０°となり、入力信号Ｄ＝Ｏの時、入力信号
Ｂ＝Ｏあるいは入力信号Ｃ＝０ならばｐ−ＭＯＳトラン
ジスタ２０と２２あるいは２１と２２を通して、出力信
号０２は１゛となり、出力信号０２は、ＡＮＤ−ＮＯＲ
論理になる。
は“ＯＦＦ”、ｎ−ＭＯＳトランジスタ２３は“ＯＮ″
となり、入力信号Ｄ＝１ならばｎ−ＭＯＳトランジスタ
２４と２３を通して、さらに入力信号Ｂ＝１あるいは入
力信号Ｃ＝１ならば、ｎ−ＭＯＳトランジスタ２８と２
７．２９と２７を通して、また、Ｂ＝Ｃ＝１ならばｎ−
ＭＯＳトランジスタ２６と２５と２３を通して、出力信
号０２は“０°となり、入力信号Ｄ＝Ｏの時、入力信号
Ｂ＝Ｏあるいは入力信号Ｃ＝０ならばｐ−ＭＯＳトラン
ジスタ２０と２２あるいは２１と２２を通して、出力信
号０２は１゛となり、出力信号０２は、ＡＮＤ−ＮＯＲ
論理になる。
従って入力信号Ａ＝０の時、入力信号Ｂ、ＣとＤの０Ｒ
−ＮＡＮＤ論理が選択され、入力信号Ａ＝１の時、入力
信号Ｂ、ＣとＤのＡＮＤ−ＮＯＲ論理が選択される。
−ＮＡＮＤ論理が選択され、入力信号Ａ＝１の時、入力
信号Ｂ、ＣとＤのＡＮＤ−ＮＯＲ論理が選択される。
第２表
第３表
〔発明の効果〕
以上説明したように本発明は、動作を高速にし、且つ、
素子数を削減できる効果がある。
素子数を削減できる効果がある。
また、第１図の選択回路は、ｕ ｐ −ｄ ｏ ｗ ｎ
カウンタ回路のキャリ一部に使用すると効果がある。
カウンタ回路のキャリ一部に使用すると効果がある。
すなわち、選択信号Ａが０のときは、ｕｐカウンタとし
て、Ａが１のときはｄ ｏ ｗ ｎカウンタとして動作
する。
て、Ａが１のときはｄ ｏ ｗ ｎカウンタとして動作
する。
さらに、第２図の回路の入力りに第１図の出力○を入力
すると、第３表からも明らかなように、入力信号Ａの値
によって、その出力信号０２がＥＯＲ論理（Ａ＝ １
）あるいはＥＮＯＲ論理（Ａ＝０）になることがわかる
。従って、第１図の回路と第２図の回路を利用すること
により、高速なＵｐ −ｄ ｏ ｗ ｎカウンタ回路を
構成できる効果がある。
すると、第３表からも明らかなように、入力信号Ａの値
によって、その出力信号０２がＥＯＲ論理（Ａ＝ １
）あるいはＥＮＯＲ論理（Ａ＝０）になることがわかる
。従って、第１図の回路と第２図の回路を利用すること
により、高速なＵｐ −ｄ ｏ ｗ ｎカウンタ回路を
構成できる効果がある。
第１図は本発明の第１の実施例を示す接続回路図、第２
図は本発明の第２の実施例を示す接続回路図、第３図は
従来の一例を示す接続回路図である。 １〜５・・・ｐ−ＭＯＳトランジスタ、６〜１０・・・
ｎ−ＭＯＳトランジスタ、１ｌ−ＮＡＮＤ回路、１２−
ＮＯＲ回路、１３−・・インバータ、１４．１５・・・
抱き合わせトランスファー、 Ａ〜Ｃ・・・入力信号、０・・・出力信号。
図は本発明の第２の実施例を示す接続回路図、第３図は
従来の一例を示す接続回路図である。 １〜５・・・ｐ−ＭＯＳトランジスタ、６〜１０・・・
ｎ−ＭＯＳトランジスタ、１ｌ−ＮＡＮＤ回路、１２−
ＮＯＲ回路、１３−・・インバータ、１４．１５・・・
抱き合わせトランスファー、 Ａ〜Ｃ・・・入力信号、０・・・出力信号。
Claims (1)
- ソース電極に電源が供給され２つ以上の異なるゲート入
力をもつ第１の縦積みｐ−ＭＯＳトランジスタ群と、ソ
ース電極に電源が供給され前記第１の縦積みｐ−ＭＯＳ
トランジスタ群と同じゲート入力をもつ第２の横積みｐ
−ＭＯＳトランジスタ群と、前記第２の横積みｐ−ＭＯ
Ｓトランジスタ群の出力がソース電極に供給され前記第
２の横積みｐ−ＭＯＳトランジスタ群と異なるゲート入
力をもつ第３のｐ−ＭＯＳトランジスタと、前記第１の
縦積みｐ−ＭＯＳトランジスタ群と前記第３のｐ−ＭＯ
Ｓトランジスタが共通の出力をもち、且つ、ソース電極
に接地が供給され前記第１の縦積みｐ−ＭＯＳトランジ
スタ群と同じゲート入力をもつ第４の縦積みｎ−ＭＯＳ
トランジスタ群と、ソース電極に接地が供給され前記第
４の縦積みｎ−ＭＯＳトランジスタ群と同じゲート入力
をもつ第５の横積みｎ−ＭＯＳトランジスタ群と、前記
第５の横積みｎ−ＭＯＳトランジスタ群の出力がソース
電極に供給され前記第３のｐ−ＭＯＳトランジスタと同
じゲート入力をもつ第６のｎ−ＭＯＳトランジスタと、
前記第４の縦積みｎ−ＭＯＳトランジスタ群と前記第６
のｎ−ＭＯＳトランジスタが共通の出力をもち、且つ、
前記第１の縦積みｐ−ＭＯＳトランジスタ群と前記第３
のｐ−ＭＯＳトランジスタの出力が前記第４の縦積みｎ
−ＭＯＳトランジスタ群と前記第６のｎ−ＭＯＳトラン
ジスタの出力と共通である選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126580A JP2682009B2 (ja) | 1988-05-23 | 1988-05-23 | 選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126580A JP2682009B2 (ja) | 1988-05-23 | 1988-05-23 | 選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295527A true JPH01295527A (ja) | 1989-11-29 |
| JP2682009B2 JP2682009B2 (ja) | 1997-11-26 |
Family
ID=14938689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126580A Expired - Lifetime JP2682009B2 (ja) | 1988-05-23 | 1988-05-23 | 選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682009B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012257215A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 論理回路 |
-
1988
- 1988-05-23 JP JP63126580A patent/JP2682009B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012257215A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| US9397664B2 (en) | 2011-05-19 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2682009B2 (ja) | 1997-11-26 |
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