JP2695175B2

JP2695175B2 - 半導体装置の製造方法

Info

Publication number: JP2695175B2
Application number: JP63019804A
Authority: JP
Inventors: 隆之宇田; 扶田中; 義明江本; 重雄黒田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-29
Filing date: 1988-01-29
Publication date: 1997-12-24
Anticipated expiration: 2012-12-24
Also published as: JPH01194439A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に関し、特に、基板上に導体膜
を有する半導体装置に適用して有効な技術に関するもの
である。

〔従来技術〕

本発明者が開発中の半導体装置は、複数個の半導体チ
ップが搭載されたマザーチップをベース基板と封止用キ
ャップとで封止している。この半導体装置は、例えばRA
M（Ｒandom Ａccess Ｍemory）を内蔵する半導体チップ
を複数個マザーチップに搭載したRAMモジュールとして
使用されている。

半導体チップは突起電極を介在させた所謂フェースダ
ウンボンディング（Ｃontroled Ｃollapse Ｂonding）
方式でマザーチップに搭載されている。前記突起電極の
一端側は前記半導体チップの外部端子（ボンディングパ
ッド）に接続され、その他端側はマザーチップの端子に
接続されている。突起電極はメタルマスクを用いて蒸着
された半田で形成されている。

なお、この種の半導体装置については、例えば、日経
マグロウヒル社発行、日経エレクトロニクス、1984年９
月24日号、第265頁乃至第294頁に記載されている。

〔発明が解決しようとする課題〕

本発明者は、前記半導体チップとマザーチップとを接
続する突起電極をリフトオフ技術で形成することについ
て検討し、その基礎研究を行っている。リフトオフ技術
で形成される突起電極は、メタルマスクを用いて形成さ
れる突起電極に比べて精度良く形成することができる。
つまり、リフトオフ技術は、高密度に突起電極を形成
し、半導体装置の高集積化を計ることができる特徴があ
る。

本発明者が開発中の製造技術は、次のとおりである。

まず、マザーチップの端子上を含む全表面上にフォト
レジスト膜を塗布する。そして、フォトレジスト膜をベ
ーク後、マザーチップの端子上のフォトレジスト膜を現
像によって除去して開口部を形成する。

次に、前記フォトレジスト膜上及び開口部内の端子上
に半田を蒸着する。

次に、前記フォトレジスト膜を剥離液で剥離除去し、
開口部内の半田を残存させて突起電極を形成すると共
に、フォトレジスト膜上の半田を除去する。つまり、突
起電極は、フォトレジスト膜を用いたリフトオフ技術で
形成される。

しかしながら、本発明者の基礎研究の結果、突起電極
が密に存在する領域はリフトオフの工程中に開口部を通
してフォトレジスト膜中に剥離液が浸入し易くフォトレ
ジスト膜の剥離が良好に行えるが、突起電極が存在しな
いか疎に存在する領域ではフォトレジスト膜の剥離不良
が多発した。本発明者の解析によれば、約１［mm²］以
上にわたって突起電極が存在しない場合は、フォトレジ
スト膜中に剥離液が確実に浸入しないので、フォトレジ
スト膜の剥離不良が生じる結果を得ている。このフォト
レジスト膜の剥離不良は、マザーチップ側に突起電極を
形成する場合だけでなく、半導体チップ側に突起電極を
形成する場合についても同様に生じた。特にDRAM（Dyna
mic RAM）やSRAM（Static RAM）を内蔵する半導体チッ
プは、半田に微量に含有される放射性元素（ＵやTh）か
ら発生されるα線でソフトエラーを生じないようにチッ
プの大半を占めるメモリセルアレイに突起電極を設けて
おらず、この領域においてフォトレジスト膜の剥離不良
が多発した。

本発明の目的は、突起電極をリフトオフ技術で形成す
る半導体装置において、前記突起電極を形成しない領域
或は突起電極が疎の領域のレジスト膜の剥離性を向上す
ることが可能な技術を提供することにある。

本発明の他の目的は、前記目的を達成するための製造
工程を低減することが可能な技術を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

基板表面の一の領域に複数の突起電極をリフトオフ技
術で形成し、他の領域には突起電極を形成しない半導体
装置の製造方法にて、前記基板の突起電極を形成しない
他の領域を覆う第１レジスト膜を形成する工程と、下地
レジスト膜にフィルムレジスト膜を積層した２層構造の
第２レジスト膜を、前記基板全面に形成する工程と、前
記第２レジスト膜に、前記突起電極が形成される一の領
域では前記突起電極をパターニングした第１開口部を、
前記突起電極が形成されない他の領域ではダミー突起電
極をパターニングした第２開口部を夫々形成する工程
と、前記基板全面に導体膜を堆積させる工程と、前記第
２レジスト膜及び第１レジスト膜を除去することによっ
て、第２レジスト膜及び第１レジスト膜上の夫々の導体
膜を除去し、前記一の領域に複数の突起電極を形成する
工程とを備える。

〔作用〕

上述した手段によれば、前記第２レジスト膜の導体膜
を形成しない領域にダミー導体膜を形成する第２開口部
を形成し、この第２開口部を通して第２レジスト膜に剥
離液を積極的に浸入させたので、第２レジスト膜の導体
膜を形成しない領域の剥離性を向上することができる。

また、前記作用効果に加えて、前記第２レジスト膜を
除去する工程で第１レジスト膜を除去することができる
ので、第１レジスト膜を剥離する剥離工程に相当する
分、製造工程を低減することができる。

以下、本発明の構成について、一実施例とともに説明
する。

なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

〔発明の実施例〕

（実施例Ｉ）本実施例Ｉは、複数の半導体チップをマザーチップに
搭載した半導体装置において、マザーチップ側に突起電
極を形成する例に本発明を適用した、本発明の第１実施
例である。

本発明の実施例Ｉである半導体装置の構成を第１図
（概略部分断面図）で示す。

第１図に示すように、半導体装置１は、複数の半導体
チップ２、３の夫々を搭載したマザーチップ（搭載基
板）４を、ベース基板５、枠体７及び封止用キャップ６
で封止している。

半導体チップ２、３の夫々は、突起電極８を介在させ
てマザーチップ４に搭載されている。つまり、半導体チ
ップ２、３の夫々は、フェースダウンボンディング方式
（又はCCB方式）によってマザーチップ４に搭載されて
いる。マザーチップ４には、第２図（マザーチップの平
面図）に示すように、１個の論理機能を有する半導体チ
ップ（ロジックLSI）２及び８個の記憶機能を有する半
導体チップ（メモリLSI）３を搭載している。半導体チ
ップ２、３の夫々の半導体素子形成面はマザーチップ４
の搭載面と対向するように構成されているので、第２図
に示す半導体チップ２、３の夫々は半導体素子形成面と
対向する裏面が見えるようになっている。

半導体チップ（ロジックLSI）２は、第２図に示すよ
うに、中央部分に論理回路部Logicが配置されている。
論理回路Logic部は１個又は複数個の半導体素子で構成
された基本セルを行列状に規則的に配列している。前記
基本セル及び基本セルの半導体素子は、複数層の配線に
よって結線され、所定の論理回路を構成する。つまり、
半導体チップ２は、所謂ゲートアレイ方式で所定の論理
機能を構成する。本実施例の半導体チップ２は３層の配
線層で構成されており、主に第１層目及び第２層目の配
線で所定の論理回路を構成し、第３層目の配線は主に電
源配線として使用される。論理回路Logicの基本セルを
構成する半導体素子はバイポーラトランジスタである。

半導体チップ２の周辺部分には、入力回路Din、出力
回路Dout及び電源回路VCからなる周辺回路が配置されて
いる。入力回路Din、出力回路Dout、電源回路VCの夫々
を構成する半導体素子は、論理回路部Logicと同様に主
に第１層目及び第２層目の配線で結線されている。周辺
回路を構成する半導体素子は論理回路部Logicと同様に
バイポーラトランジスタである。

前記半導体チップ２の論理回路部Logic、周辺回路の
夫々を構成するバイポーラトランジスタの具体的な構造
を第３図（要部断面図）に示す。

第３図に示すように、バイポーラトランジスタは、単
結晶珪素からなるp^-型半導体基板2Aの主面に構成されて
いる。バイポーラトランジスタは、半導体基板2A、p⁺型
半導体領域2D及び素子分離絶縁膜2Eからなる分離領域に
よって他の領域と電気的に分離されている。半導体領域
2Dは半導体基板2Aとその表面上に成長させたn^-型エピタ
キシャル層2Bとの間に形成されている。つまり、半導体
領域2Dは埋込型半導体領域である。素子分離絶縁膜2Eは
半導体領域2Dに達するようにエピタキシャル層2Bの主面
上に形成されている。素子分離絶縁膜2Eはエピタキシャ
ル層2Bの主面を酸化した酸化珪素膜で形成されている。

前記バイポーラトランジスタは、ｎ型コレクタ領域
Ｃ、ｐ型ベース領域Ｂ及びｎ型エミッタ領域Ｅからなる
npn型で構成されている。

コレクタ領域Ｃは、n⁺型半導体領域2C、エピタキシャ
ル層2B及び電位引上用n⁺型半導体領域2Fで構成されてい
る。半導体領域2Cは、半導体領域2Dと同様に半導体基板
2Aとエピタキシャル層2Bとの間に設けられた埋込型半導
体領域である。半導体領域2Fは半導体領域2Cに達するよ
うにエピタキシャル層2Bの主面部に設けられている。コ
レクタ領域Ｃの半導体領域2Fには、層間絶縁膜2Lに形成
された接続孔2Mを通して第１層目の配線2Nが接続されて
いる。配線2Nは、アルミニウム膜か、Cu又は及びSiが添
加されたアルミニウム膜で形成されている。Cuはストレ
スマイグレーションを低減する。Siはアロイスパイクの
発生を低減する。

ベース領域Ｂは、コレクタ領域Ｃを構成するエピタキ
シャル層2Bの主面部に設けられたｐ型半導体領域2Gで構
成されている。ベース領域Ｂである半導体領域2Gには配
線2Nが接続されている。

エミッタ領域Ｅは、前記ベース領域Ｂを構成する半導
体領域2Gの主面部に設けられたn⁺型半導体領域2Hで構成
されている。エミッタ領域Ｅである半導体領域2Hには絶
縁膜2Iに形成された接続孔2Jを通してエミッタ電極2Kが
接続されている。エミッタ電極2Kはｎ型不純物（Ｐ又は
As）が導入された多結晶珪素膜で形成されている。半導
体領域2Hは、前記エミッタ電極2Kに導入されたｎ型不純
物が半導体領域2Gに拡散されることによって形成されて
いる。図示しないが、エミッタ電極2Kを形成する多結晶
珪素膜は、他の領域において配線や抵抗素子等を構成す
るようになっている。エミッタ電極2Kには同様の配線2N
が接続されている。

前記第１層目の配線2Nの上層には層間絶縁膜2Oを介在
させて第２層目の配線2Qが設けられている。さらに、第
２層目の配線2Qの上層には層間絶縁膜2Rを介在させて第
３層目の配線2Tが設けられている。前述のように、半導
体チップ２は３層配線構造で構成されている。配線2Nと
配線2Qとは、層間絶縁膜2Oに形成された接続孔2Pを通し
て接続されている。配線2Qと配線2Tとは、層間絶縁膜2R
に形成された接続孔2Sを通して接続されている。配線2
Q、2Tの夫々は配線2Nと同様の材料で形成されている。
層間絶縁膜2L、2O、2Rの夫々は酸化珪素膜を主体として
形成されている。

第３層目の配線2Tの上層にはパッシベーション膜2Uが
設けられている。パッシベーション膜2Uは例えばペラズ
マCVDで堆積させた窒化珪素膜で形成する。

第３層目の配線2Tは、周辺回路の各回路上及び周辺回
路の各回路から引き出された論理回路部Logic上におい
て外部端子（ボンディングパッド）BPを構成する。第３
図に示すように、外部端子BPとなる配線2T上のパッシベ
ーション膜2Uには開口部2Vが形成されている。外部端子
BPである配線2T上には開口部2Vを通してバリアメタル層
2Wが設けられている。バリアメタル層2Wは、Cr、Cu、Au
を順次積層した複合膜で構成されている。Crは1200〜15
00［Å］程度の膜厚で形成する。Cuは5000〜7000［Å］
程度の膜厚で形成する。Auは700〜1100［Å］程度の膜
厚で形成する。外部端子BPである配線2Tには、バリアメ
タル層2Wを介在させて、マザーチップ２側に形成された
突起電極８の一端部が接続されるように構成されてい
る。

前記半導体チップ（メモリLSI）３はSRAMで構成され
ている。半導体チップ３は、第２図に示すように、中央
部分にメモリセルアレイMARYが配置されている。メモリ
セルアレイMARYには行列状に複数のメモリセルが配置さ
れている。メモリセルには、第４図（メモリセルの等価
回路図）に示すように、バイポーラトランジスタで構成
されたショットキーバリア型で構成されている。このメ
モリセルは、列方向に延在するワード線WL及びデータ保
持線HLと、相補性デジット線DL及び▲▼とで規定さ
れた領域内に構成されている。すなわち、メモリセル
は、２個の寄生npn型バイポーラトランジスタTr₁、２個
の逆方向npn型バイポーラトランジスタTr₂、２個のショ
ットキーバリアダイオードSBD、２個のメモリセル抵抗R
_MC、２個の低抵抗R_Lで構成されている。

半導体チップ３の周辺部分には、第２図に示すよう
に、入力回路Din、出力回路Dout、電源回路VC、アドレ
スバッファ回路AB、Ｘドライバー回路XD及びＹドライバ
ー回路YDからなる周辺回路が配置されている。この周辺
回路の各回路を構成する半導体素子はバイポーラトラン
ジスタである。図示しないが、半導体チップ（メモリLS
I）３を構成するバイポーラトランジスタと半導体チッ
プ（ロジックLSI）２を構成するバイポーラトランジス
タとは実質的に同一構造である。

半導体チップ３は２層配線構造（２層のアルミニウム
配線）で構成されている。外部端子BPは２層目の配線で
構成されている。外部端子BPは周辺回路の各回路上にお
いて構成されている。外部端子BPは、突起電極８に含有
されている微量な放射性元素（ＵやTh）から発生される
α線によるソフトエラーを低減するために、メモリセル
アレイMARY上には構成しない。バイポーラトランジスタ
で構成されるメモリセルはMISFETで構成されるメモリセ
ルに比べてα線ソフトエラーに強いが、ソフトエラーに
対するマージンを向上するために外部端子BPはメモリセ
ルアレイMARY上に構成しない。

前記マザーチップ４は、第２図及び第５図（マザーチ
ップの要部断面図）に示すように構成されている。マザ
ーチップ４は、例えば珪素基板4Aの表面上に層間絶縁膜
4Bを介在させて第１層目の配線4Cが設けられている。珪
素基板4Aは、半導体チップ（単結晶珪素基板2A）２、３
の夫々に対する熱膨張係数差が無く、又熱伝導性が良好
である特徴を有している。層間絶縁膜4Bは珪素基板4Aの
主面を酸化した酸化珪素膜で形成されている。配線4Cは
アルミニウム膜かSiが添加されたアルミニウム膜で形成
されている。

第１層目の配線4C上には層間絶縁膜4D及び4Eを介在さ
せて第２層目の配線4Gが設けられている。配線4Gは配線
4Cと実質的に同一材料で形成されている。配線4Gと配線
4Cとは層間絶縁膜4D及び4Eに形成された接続孔4Fを通し
て接続されている。層間絶縁膜4Dは、主にエッチングス
トッパ層として使用され、例えばプラズマCVDで堆積さ
せた窒化珪素膜で形成されている。層間絶縁膜4Eは、主
に配線4Cと配線4Gとを電気的に分離するように構成され
ており、例えばスパッタで堆積させた酸化珪素膜で形成
されている。接続孔4Fは、層間絶縁膜4Eに等方性のウエ
ットエッチングを施し、層間絶縁膜4Dに異方性のドライ
エッチングを施して形成されている。

第２層目の配線4G上にはパッシベーション膜4H及び4I
が設けられている。パッシベーション膜4Hは例えば窒化
珪素膜で形成されている。パッシペーション膜4Iは例え
ば酸化珪素膜で形成されている。

第２層目の配線4Gは、第５図に示すように、マザーチ
ップ４の中央部分の所定領域において内部端子P₁を構成
するようになっている。内部端子P₁は半導体チップ２、
３の夫々の外部端子BPと突起電極８介在させて接続する
ように構成されている。内部端子P₁を構成する配線4G上
にはパッシベーション膜4H及び4Iに形成された開口部4J
を通してバリアメタル層4Kが設けられている。バリアメ
タル層4Kは前記半導体チップ２、３の夫々の外部端子BP
の表面に設けられたバリアメタル層2Wと実質的に同一構
造（Au/Cu/Cr）で構成されている。前記開口部4Jは等方
性のウエットエッチングを施して形成されている。バリ
アメタル層4K上には突起電極８が設けられるようになっ
ている。

第２層目の配線4Gは、マザーチップ４の周辺部分の所
定領域において外部端子P₂を構成するようになってい
る。外部端子P₂を構成する配線4G上にはパッシベーショ
ン膜4H及び4Iに形成された開口部4Lが設けられている。
開口部4Lは外部端子P₂を構成する配線4Gにボンディング
ワイヤ12を接続するように構成されている。開口部4Lは
パッシベーション膜4Iに等方性のウエットエッチングを
施して形成されている。

前記突起電極８は、後に詳述するが、リフトオフ技術
を用いてマザーチップ４の内部端子P₁を構成する配線4G
上にバリアメタル層4Kを介在させて構成される。つま
り、内部端子P₁には突起電極８の他端側が接続されるよ
うになっている。突起電極８は半田で形成されている
（半田突起電極）。

マザーチップ４は、前記第１図に示すように、接着金
属層９を介在させてベース基板５に搭載されている。ベ
ース基板５は例えば炭化珪素基板で構成されており、マ
ザーチップ４に対する熱膨張係数が小さく、又熱伝導が
良好である特徴を有している。接着金属層９は例えばAu
−Sn合金で形成されている。

ベース基板５の周辺部であってベース基板５と枠体７
との間にはリード10が設けられている。リード10は、低
融点ガラス11によってベース基板５、枠体７の夫々に固
着されている。リード10は例えばFe−Ni合金（42アロ
イ）で形成されている。リード10のインナーリード部は
ボンディングワイヤ12を介在させてマザーチップ４の外
部端子P₂である配線4Gに接続されている。

前記ボンディングワイヤ12はアルミニウムで構成され
ている。ボンディングワイヤ12は超音波ボンディング法
でリード10のインナーリード部、マザーチップ４の外部
端子P₂を構成する配線4Gの夫々に接続される。

半導体チップ２及び３を搭載したマザーチップ４、リ
ード10のインナーリード部及びボンディングワイヤ12は
封止材14で気密封止されている。封止材14は例えばシリ
コーンゲルを使用する。シリコーンゲルはポッティング
法によって形成されている。

ベース基板５と枠体７とは低融点ガラス11で固着さ
れ、枠体７と封止用キャップ６とは接着剤13で固着され
ている。接着剤13は例えばシリコーンゴムを使用する。
枠体７は例えばムライト材で形成されている。封止用キ
ャップ６は例えばセラミック材で形成されている。

ベース基板５の裏面（マザーチップ４の搭載面と対向
する裏面）には接着剤15を介在させて放熱フィン16が設
けられている。放熱フィン16は半導体チップ２、３の夫
々で発生した熱を外部に放出するために取り付けられて
いる。接着剤15は例えばシリコーンゴムを使用する。

前記リード10のアウターリード部はＬ字形状に成型さ
れている。このアウターリード部の表面には図示しない
が半田層が設けられている。アウターリード部は配線基
板（ベビーボード）17に接続される。

次に、前記半導体装置１のマザーチップ４及び突起電
極８の形成方法について、第６図乃至第15図（各製造工
程毎に示す要部断面図）を用いて簡単に説明する。

まず、珪素基板4Aを用意する。この後、珪素基板4Aの
全表面上に層間絶縁膜4Bを形成する。層間絶縁膜4Bは、
珪素基板4Aの表面を酸化して形成した酸化珪素膜で形成
する。層間絶縁膜4Bは例えば1.1〜1.3［μｍ］程度の膜
厚で形成する。

次に、第６図に示すように、層間絶縁膜4B上に第１層
目の配線4Cを形成する。配線4Cはスパッタで堆積させた
アルミニウム（Al−Si）膜で形成し、1.8〜2.2［μｍ］
程度の膜厚で形成する。配線4Cは等方性のウエットエッ
チングでパターンニングする。すなわち、配線4Cは、側
壁の段差形状を緩和し、上層配線のステップカバレッジ
を向上できるように形成されている。

次に、配線4C上を含む基板全面に層間絶縁膜4D、4Eの
夫々を順次積層する。層間絶縁膜4Dは、エッチングスト
ッパ層として使用するため、層間絶縁膜4Eと異なるエッ
チング速度を有するように形成する。層間絶縁膜4Dは、
例えばプラズマCVDで堆積させた窒化珪素膜で形成し、
0.4〜0.6［μｍ］程度の膜厚で形成する。層間絶縁膜4E
は配線4Cとその上層配線とを充分に電気的に分離できる
ように形成されている。層間絶縁膜4Eは、例えばスパッ
タで堆積させた酸化珪素膜で形成し、3.4〜3.6［μｍ］
程度の膜厚で形成する。

次に、第７図に示すように、上層配線との接続部分と
なる配線4C上の層間絶縁膜4D及び4Eを除去し、接続孔4F
を形成する。接続孔4Fは、層間絶縁膜4Eに等方性のウエ
ットエッチングを施し、層間絶縁膜4Dに異方性のドライ
エッチングを施すことによって形成することができる。
この接続孔4Fの形成に際しては、層間絶縁膜4Dをエッチ
ングストッパ層として使用しているので、充分に厚い膜
厚を有する層間絶縁膜4Eのエッチング量の制御を簡単に
行うことができる。また、接続孔4Fは、層間絶縁膜4Eを
等方性のウエットエッチングでエッチングしているの
で、段差形状を緩和して上層配線のステップカバレッジ
を向上することができる。

次に、第８図に示すように、接続孔4Fを通して配線4C
に接続するように、層間絶縁膜4E上に第２層目の配線4G
を形成する。配線4Gは信号を伝達する配線だけでなく、
マザーチップ４の内部端子P₁、外部端子P₂の夫々を形成
するようになっている。配線4Gは、配線4Cと同様に、ス
パッタで堆積させたアルミニウム（Al−Si）膜で形成
し、2.4〜2.6［μｍ］程度の膜厚で形成する。配線4Gは
等方性のウエットエッチングでパターンニングする。

次に、配線4G上を含む基板全面にパッシベーション膜
4Hを形成する。パッシベーション膜4Hは、例えばプラズ
マCVDで堆積させた窒化珪素膜で形成し、0.4〜0.6［μ
ｍ］程度の膜厚で形成する。

次に、配線4G上及びパッシベーション膜4H上を含む基
板全面にパッシベーション膜4Iを形成する。パッシベー
ション膜4Iは、例えばスパッタで堆積させた酸化珪素膜
で形成し、3.4〜3.6［μｍ］程度の膜厚で形成する。こ
の後、第９図に示すように、配線4Gの内部端子P₁形成領
域上のパッシベーション膜4Iを除去し、開口部4Jを形成
する。開口部4Jは、パッシベーション膜4Iに等方性のウ
エットエッチングを施して形成する。次に、パッシベー
ション膜4Hをドライエッチングにより開口する。

次に、第10図に示すように、開口部4Jの内部におい
て、配線4Gの内部端子P₁形成領域上にバリアメタル層4K
を形成する。バリアメタル層4Kは、Cr、Cu、Auを順次積
層して形成する。Crは、蒸着又はスパッタで形成し、12
00〜1500［Å］程度の膜厚で形成する。Cuは、蒸着又は
スパッタで形成し、5000〜7000［Å］程度の膜厚で形成
する。Auは、蒸着又はスパッタで形成し、700〜1100
［Å］程度の膜厚で形成する。バリアメタル層4Kは、例
えば等方性のウエットエッチングと異方性のドライエッ
チングとを組合せてパターンニングする。

次に、第11図に示すように、配線4Gの外部端子P₂形成
領域上のパッシベーション膜4Iを除去し、開口部4Lを形
成する。開口部4Lは開口部4Jと実質的に同一構造で構成
する。つまり、開口部4Lはパッシベーショ膜4Iに等方性
のウエットエッチングを施して形成する。

次に、図示しないが、珪素基板4Aの裏面にバックグラ
インド処理を施し、この処理を施された面にバリアメタ
ル層を形成する。このバリアメタル層は、前期バリアメ
タル層4Kと実質的に同一構造で構成する。この後、珪素
基板4Aの裏面のバリアメタル層の表面上にAuを蒸着す
る。このAu層は、マザーチップ４をベース基板５に固着
する際の接着金属層９の一部となる。

次に、突起電極８を形成するリフトオフを行う。すな
わち、まず、第12図に示すように、マザーチップ４の突
起電極（導体膜）８を形成しない領域のパッシベーショ
ン膜4I上に第１レジスト膜18を形成する。第１レジスト
膜18は第16図（突起電極及びダミー突起電極の形成領域
を示すマザーチップの平面図）に示す領域に形成され
る。すなわち、半導体チップ（ロジックLSI）２が搭載
される領域においては、論理回路部Logicの領域及び周
辺回路の領域に突起電極８が形成されるのでその領域は
除き、両者間の領域のパッシベーション膜4I上に第１レ
ジスト膜18が形成される。半導体チップ（メモリLSI）
３が搭載される領域においては、周辺回路の領域に突起
電極８が形成されるのでその領域は除き、メモリセルア
レイMARYの領域のパッシベーション膜4I上に第１レジス
ト膜18が形成される。半導体チップ２及び３が搭載され
ない領域においては、突起電極８が形成されないので、
全領域のパッシベーション膜4I上に第１レジスト膜18が
形成される。

第１レジスト膜18は、感光性レジスト膜例えばポリメ
タクリル酸メチル（モノマ系）で形成され、1.0〜6.0
［μｍ］程度の膜厚で形成する。第１レジスト膜18は、
基板全面に塗布した後、約120［℃］程度の温度でベー
クし、所定部分を感光後、現像を施すことによって、突
起電極８を形成しない領域のみ残存させる。

次に、第13図に示すように、突起電極８を形成する領
域であるパッシベーション膜4I上及び突起電極８を形成
しない領域である第１レジスト膜18上を含む基板全面に
第２レジスト膜19を形成する。第２レジスト膜19は下地
レジスト膜19Aの表面上にフィルムレジスト膜19Bを積層
した２層構造で形成されている。

下地レジスト膜19Aは、配線4C及び配線4Gによる段差
形状、接続孔4F及び開口部4Jによる段差形状及び第１レ
ジスト膜18の端部の段差形状が生じた場合でも、フィル
ムレジスト膜19Bを下地に密着させるように形成されて
いる。つまり、下地レジスト膜19Aは、フィルムレジス
ト膜19Bが下地から剥離することを防止するように構成
されている。下地レジスト膜19Aは、第１レジスト膜18
と同一材料の感光性レジスト膜例えばポリメタクリル酸
メチルで形成され、3.4〜3.6［μｍ］程度の膜厚で形成
する。下地レジスト膜19Aは、基板全面に塗布した後、
約120［℃］程度の温度でベークすることによって形成
することができる。

フィルムレジスト膜19Bは、突起電極８に必要な高さ
を得るために厚い膜厚で形成されている。フィルムレジ
スト膜19Bは、第１レジスト膜18、下地レジスト膜19Aの
夫々と同一材料の感光性レジスト膜例えばポリメタクリ
ル酸メチルで形成され、30〜40［μｍ］程度の膜厚で形
成する。図示していないが、フィルムレジスト膜19Bの
表面上には、フィルムレジスト膜19Bの感光後、現像す
る前まで保護膜としてのカバーフィルム（約20［μｍ］
程度の膜厚）が設けられている。フィルムレジスト膜19
Bは、下地レジスト膜19Aの表面上に熱圧着ラミネートす
ることによって形成されている。

次に、第14図に示すように、第２レジスト膜19の突起
電極８を形成する部分（内部端子P₁上）に第１開口部20
Aを形成すると共に、第２レジスト膜19の突起電極８を
形成しない領域（第１レジスト膜18上）にダミー突起電
極8Aを形成するための第２開口部20Bを形成する。第１
開口部20A、第２開口部20Bの夫々は、第２レジスト膜19
を感光後、現像することによって形成することができ
る。第１開口部20Aは、例えば200〜300［μｍ］程度の
間隔毎に形成する。突起電極８を形成することの第１開
口部20Aは、多端子化を図るために高密度で形成され
る。一方、第２開口部20Bは、第１開口部20Aと同等かそ
れよりも大きな間隔毎に形成する。第２開口部20Bは、
第１開口部20Aに比べて高密度に形成する必要がなく、
製造上の歩留りを向上するためには若干大きな間隔で形
成した方が好ましい。ただし、第１レジスト膜18、第２
レジスト膜19の夫々が確実に剥離し剥離不良が生じない
ようにするためには、１［mm²］程度の範囲内に少なく
とも１つの第１開口部20A又は第２開口部20Bを設ける。

次に、第15図に示すように、第２レジスト膜19上の基
板全面に金属膜（導体膜）8Bを形成する。金属膜8Bは蒸
着で堆積させた半田を使用する。半田は、例えば95［重
量％］のPbと５［重量％］のSnとで形成する。金属膜8B
は例えば15〜100［μｍ］程度の膜厚で形成する（この
膜厚は突起電極８の高さに相当する）。この金属膜8Bを
基板全面に形成することによって、第２レジスト膜19の
第１開口部20A内において、内部端子P₁である配線4G上
のバリアメタル層4Kの表面上に突起電極８を形成するこ
とができる。この突起電極８は、前記第16図に○印（一
部省略して・印で示す）で示すように形成される。ま
た、第２レジスト膜19の第２開口部20B内において（突
起電極８を形成しない領域）、第１レジスト膜18上にダ
ミー突起電極8Aを形成することができる。ダミー突起電
極8Aは、第16図に●印（一部省略して・印で示す）で示
すように形成される。

次に、第２レジスト膜19、第１レジスト膜18の夫々を
除去する。この除去は剥離液例えば塩化メチレンで行
う。必要に応じて、除去の際に超音波処理を施してもよ
い。第２レジスト膜19の下地レジスト膜19A、フィルム
レジスト膜19B、第１レジスト膜18の夫々は、同一の感
光性レジスト膜で形成されているので、一度の剥離工程
で剥離除去することができる。突起電極８を形成する領
域においては第１開口部20Aが密に形成されているの
で、前記第15図に矢印Ａで示すように、剥離液は充分に
第２レジスト膜19に浸入させることができる。また、突
起電極８を形成しない領域においてはダミー突起電極8A
を形成する第２開口部20Bが第１開口部20Aと同等に又は
それに近い密に形成されているので、前記第15図に矢印
Ａで示すように、剥離液は充分に第２レジスト膜19及び
第１レジスト膜18に浸入させることができる。

この第２レジスト膜19、第１レジスト膜18の夫々を除
去することによって、内部端子P₁である配線4G上にバリ
アメタル層4Kを介在させて形成された突起電極８を残存
させた状態において、第１レジスト膜18上のダミー突起
電極8A及び第２レジスト膜19上の金属膜8Bを除去するこ
とができる。

前記突起電極８の形成跡、突起電極８にリフローを施
した状態のマザーチップ４の完成図は前記第５図に示
す。リフローは340〜350［℃］程度の温度で行う。

このように、マザーチップ４の表面上に突起電極（導
体膜）８をリフトオフ技術で形成する半導体装置１の製
造方法であって、前記マザーチップ４の表面上の突起電
極８を形成しない領域に第１レジスト膜18を形成し、こ
の第１レジスト膜18上及び突起電極８の形成領域上を含
むマザーチップ４の全面に第２レジスト膜19を形成し、
この第２レジスト膜19の突起電極８の形成領域に突起電
極８を形成する第１開口部20Aを形成すると共に、第２
レジスト膜19の突起電極８を形成しない領域にダミー突
起電極（ダミー導体膜）8Aを形成する第２開口部20Bを
形成し、前記第１開口部20A内のマザーチップ４の表面
上、前記第２開口部20B内の第１レジスト膜18上及び第
２レジスト膜19上を含むマザーチップ４の全面に金属膜
8Bを堆積し、前記第２レジスト膜19、第１レジスト膜18
の夫々を除去し、第１開口部20A内の突起電極８を残存
させると共に、前記第２レジスト膜19上の金属膜8B及び
第１レジスト膜18上のダミー突起電極8Aを除去すること
により、前記第２レジスト膜19の突起電極８を形成しな
い領域にダミー突起電極8Aを形成する第２開口部20Bを
形成し、この第２開口部20Bを通して第２レジスト膜19
に剥離液を積極的に浸入させたので、第２レジスト膜19
の突起電極８を形成しない領域の剥離性を向上すること
ができる。

また、前記手段に加えて、前記第１レジスト膜18、第
２レジスト膜19の夫々を第一材料で形成し、前記金属膜
8Bの堆積跡に第１レジスト膜18、第２レジスト膜19の夫
々を同一工程で剥離除去することにより、前記作用効果
に加えて、前記第２レジスト膜19を除去する工程で第１
レジスト膜18を除去することができるので、第１レジス
ト膜18を剥離する剥離工程に相当する分、半導体装置１
の製造工程を低減することができる。

また、流動性に優れた下地レジスト膜19A上にフィル
ムレジスト膜19Bを形成した２層構造で前記第２レジス
ト膜19を形成することにより、第１レジスト膜18の形成
に基づく段差形状等を緩和し、下地とフィルムレジスト
膜19Bとの密着性を向上することができるので、金属膜8
Bの蒸着前、蒸着後、或は第２レジスト膜19及び第１レ
ジスト膜18の剥離工程前にフィルムレジスト膜19Bが剥
離する剥離不良を防止し、製造上の歩留りを向上するこ
とができる。

次に、半導体装置１の組立工程について、第17図乃至
第20図（各組立工程毎に示す半導体装置の概略断面図）
を用いて簡単に説明する。

まず、第17図に示すように、半導体チップ２、３の夫
々を突起電極８を介在させてマザーチップ４に搭載（チ
ップマウント）する。突起電極８は前述のようにマザー
チップ４側に形成され、この突起電極８にリフローを施
すことによって半導体チップ２、３の夫々とマザーチッ
プ４とを接続し固着することができる。リフローは前述
のように340〜350［℃］程度の温度で行う。

次に、前記マザーチップ４をベース基板５に搭載す
る。ベース基板５とマザーチップ４とは接着金属層９に
よって固着される。接着金属層９は前述のようにAu−Sn
合金を使用する。

次に、第18図に示すように、ベース基板５の周辺部に
枠体７を取り付ける。この枠体７の取り付けの際には、
ベース基板５と枠体７との間にリード10を同時に取り付
ける。ベース基板５への枠体７及びリード10の取り付け
は、低融点ガラス11で行う。

次に、マザーチップ４の外部端子P₂とリード10のイン
ナーリード部とをボンディングワイヤ12で接続する。ボ
ンディングは超音波ボンディング法で行う。

次に、第19図に示すように、枠体７で規定された領域
内のマザーチップ４、半導体チップ２、３、ボンディン
グワイヤ12を封止材14で気密封止する。封止材14はシリ
コーンゲルを使用する。シリコーンゲルは、ポッティン
グ法で塗布した後、ベークによって硬化させる。

次に、枠体７に接着剤13を介在させて封止用キャップ
６を取り付ける。この封止用キャップ６を取り付ける際
には、ベース基板５、枠体７及び封止用キャップ６で形
成されるキャビティ内を真空に保持した状態において行
う。

次に、リード10のアウターリード部の表面に半田層を
形成する。この半田層は半田槽にディプすることによっ
て行う。

次に、第20図に示すように、リード10のアウターリー
ド部をリードフレームの枠体から切断すると共に、所定
の形状に成型する。

次に、ベース基板５の裏面に接着剤15を介在させて放
熱フィン16を取り付ける。この放熱フィン16を取り付け
ることによって、半導体装置１は完成する。

次に、半導体装置１は前記第１図に示すように配線基
板17に搭載される。

なお、前記実施例Ｉは、半導体装置１のマザーチップ
４の内部端子P₁側に突起電極８を形成した例について説
明したが、本発明は、半導体チップ２、３の夫々の外部
端子BP側に突起電極８を形成してもよい。

（実施例II）本実施例IIは、バイポーラトランジスタ及び相補型MI
SFET（CMOS）を有する混在型半導体チップ（Bi−CMOS）
であって、記憶機能を有する半導体チップに本発明を適
用した、本発明の第２実施例である。

本発明の実施例IIである半導体装置の半導体チップの
構成を第21図（半導体チップのレイアウト図）で示す。

第21図に示すように、混在型半導体チップ21は、中央
部分に論理回路部Logic、上側下側に夫々記憶回路部RAM
が配置されている。半導体チップ21の左右周辺部の夫々
には、入力回路Din、出力回路Dout及び電源回路VCが配
置されている。

前記半導体チップ21の論理回路部Logicは相補型MISFE
Tを主体とした半導体素子で構成されている。記憶回路
部RAMは、SRAMで構成されており、MISFETを主体とした
半導体素子で構成されている。周辺回路はバイポーラト
ランジスタを主体とする半導体素子で構成されている。
また、周辺回路は、特に駆動力を必要とする出力回路Do
utをバイポーラトランジスタで構成し、入力回路Dinは
相補型MISFETで構成してもよい。

前記半導体チップ21を構成する各半導体素子の具体的
な構造を第22図（要部断面図）で示す。第22図の左側に
はバイポーラトランジスタ、中央部にはｐチャネルMISF
ET、右側にはｎチャネルMISFETを夫々示す。

第22図に示すように、半導体チップ21は単結晶珪素か
らなるp^-型半導体基板21Aの主面上にn^-型エピタキシャ
ル層21Bを成長させて構成されている。

バイポーラトランジスタTrは、半導体基板21A、埋込
型のp⁺型半導体領域21D、p⁺型半導体領域21G及び素子分
離絶縁膜21Hからなる分離領域によって他の領域と電気
的に分離されている。半導体領域21Dは半導体基板21Aと
エピタキシャル層21Bとの間に形成されている。バイポ
ーラトランジスタTrは、ｎ型コレクタ領域、ｐ型ベース
領域Ｂ及びｎ型エミッタ領域Ｅからなるnpn型で構成さ
れている。

コレクタ領域Ｃは、埋込型のn⁺型半導体領域21C、n^-
型ウエル領域21E、電位引上用n⁺型半導体領域21Iで構成
されている。コレクタ領域Ｃの半導体領域21Iには層間
絶縁膜21P及び21Sに形成された接続孔21Tを通して第１
層目の配線21Uが接続されている。配線21Uは、アルミニ
ウム膜か、Cu又は及びSiが添加されたアルミニウム膜で
形成されている。

ベース領域Ｂは、ウエル領域21Eの主面部に設けられ
たｐ型半導体領域21Jで構成されている。ベース領域Ｂ
である半導体領域21Jには配線21Uが接続されている。

エミッタ領域Ｅは、前記ベース領域Ｂを構成する半導
体領域21Jの主面部に設けられたn⁺型半導体領域21Kで構
成されている。エミッタ領域Ｅである半導体領域21Kに
はエミッタ電極21Mが接続されている。エミッタ電極21M
はｎ型不純物が導入された第１層目の多結晶珪素膜で形
成されている。半導体領域21Kはエミッタ電極21Mに導入
されたｎ型不純物が半導体領域21Jに拡散されることに
よって形成されている。エミッタ電極21Mには配線21Uが
接続されている。

相補型MISFETのｐチャネルMISFETQpは、素子分離絶縁
膜21Hで囲まれた領域内において、ウエル領域21Eの主面
に構成されている。MISFETQpは、ウエル領域21E、ゲー
ト絶縁膜21L、ゲート電極21M、ソース領域及びドレイン
領域である一対のp⁺型半導体領域21Oで構成されてい
る。

ゲート絶縁膜21Lはウエル領域21Eの主面を酸化して形
成した酸化珪素膜で形成されている。

ゲート電極21Mはｎ型不純物が導入された多結晶珪素
膜で形成されている。

半導体領域21Oはｐ型不純物（例えばＢ）をイオン内
込みで導入することによって形成されている。半導体領
域21Oのチャネル形成領域側は低不純物濃度で構成され
ているので、MISFETQpはLDD（Ｌightly Ｄoped Ｄrai
n）構造で構成されている。半導体領域21Oには配線21U
が接続されている。

相補型MISFETのｎチャネルMISFETQnは、素子分離絶縁
膜21Hで囲まれた領域内において、p^-型ウエル領域21Fの
主面に構成されている。MISFETQnは、ウエル領域21F、
ゲート絶縁膜21L、ゲート電極21M、ソース領域及びドレ
イン領域である一対のn⁺型半導体領域21Nで構成されて
いる。MISFETQnはMISFETQpと同様にLDD構造で構成され
ている。

MISFETQnの一方の半導体領域21Nには配線21Uが接続さ
れている。他方の半導体領域21Nには、層間絶縁膜21Pに
形成された接続孔21Qを通して、配線21R₁、高抵抗負荷
素子21R₂、配線21R₃の夫々が順次接続されている。配線
21R₁、配線21R₃の夫々は第２層目の多結晶珪素膜にｎ型
不純物を導入して形成されている。記憶回路部RAMにお
いて、配線21R₃はメモリセルに電源電圧（例えば回路の
動作電圧５［Ｖ］）V_CCを供給する電源配線として使用
される。高抵抗負荷素子21R₂は多結晶珪素膜に不純物導
入しないか、又は若干ｎ型或はｐ型不純物を導入して形
成されている。

配線21U上には層間絶縁膜21Vを介在させて第２層目の
配線21Xが設けられている。配線21Xは層間絶縁膜21Vに
形成された接続孔21Wを通して配線21Uと接続されてい
る。配線21X上には層間絶縁膜21Yを介在させて第３層目
の配線21AAが設けられている。配線21AAは層間絶縁膜21
Yに形成された接続孔21Zを通して配線21Xと接続されて
いる。前記第２層目の配線21X、第３層目の配線21AAの
夫々は、例えば第１層目の配線21Uと同一材料で形成す
る。このように、半導体チップ21は３層配線構造で構成
されている。

前記第３層目の配線21AA上にはパッシベーション膜21
ABが設けられている。パッシベーション膜21ABは例えば
スパッタで堆積させた窒化珪素膜で形成されている。

半導体チップ21の記憶回路部RAMの領域又は及び相補
型MISFETで構成された回路の領域（例えば論理回路部Lo
gic或は入力回路Din）において、パッシベーション膜21
AB上にはα線遮蔽膜22が設けられている。α線遮蔽膜22
は、第22図においては図示していないが、主に突起電極
８に微量に含有されている放射性元素（ＵやTh）を発生
源とするα線を遮蔽するように構成されている。α線遮
蔽膜22はポリイミド系樹脂膜例えばポリイミド・イソ・
インドロ・キナゾリン・ジオン膜で形成されている。α
線遮蔽膜22は例えば10〜30［μｍ］程度の膜厚で形成さ
れている。

前記半導体チップ21の記憶回路部RAMは前述のようにS
RAMで構成されており、このSRAMLのメモリセルは第23図
（メモリセルの等価回路図）で示すように構成されてい
る。

第23図に示すように、SRAMのメモリセルは、行方向に
延剤する相補性データ線DL,▲▼と列方向に延在す
るワード線WLとの交差部に配置されている。このメモリ
セルは高抵抗負荷型で構成されている。

メモリセルは、情報蓄積部として使用されるフリップ
フロップ回路とその一対の入出力端子に一方の半導体領
域が接続された２個の転送用MISFETQtとで構成されてい
る。転送用MISFETQtの他方の半導体領域は相補性データ
線DLに接続されている。転送用MISFETQtのゲート電極は
ワード線WLに接続されている。この転送用MISFETQtは前
記第22図に示すｎチャネルMISFETQnで構成されている。

前記フリップフロップ回路は２個の高抵抗負荷素子Ｒ
と２個の駆動用MISFETQdとで構成されている。高抵抗負
荷素子Ｒは前記第22図に示す高抵抗負荷素子21R₂（多結
晶珪素膜）で形成されている。駆動用MISFETQdは前記第
22図に示すｎチャネルMISFETQnで形成されている。高抵
抗負荷素子Ｒの一端には電源電圧V_CCが印加されている
（配線21R₃が接続されている）。駆動用MISFETQdのソー
ス領域として使用される半導体領域21Nには基準電圧
（例えば回路の基準電位０［Ｖ］）V_SSが印加されてい
る。

このように構成される混在型半導体チップ21は、第24
図（半導体チップの模写断面図）に示すように外部端子
BP上に突起電極８が設けられている。つまり、突起電極
８はバイポーラトランジスTrで構成される周辺回路上の
領域に配置される。突起電極８は半導体チップ21を搭載
する搭載基板側に形成するのではなく、本実施例IIは半
導体チップ21の外部端子BP側に形成される。

突起電極８を発生源とするα線は半導体基板21Aに入
射した際に少数キャリアを生成し、この少数キャリアが
SRAMのメモリセルの情報電荷蓄積部（ノード）の電位に
変位を与えソフトエラーを誘発するので、少なくとも記
憶回路部RAM上に突起電極８は設けない。また、前記少
数キャリアは、MISFETQn、MISFETQpの夫々のゲート絶縁
膜21Lやゲート絶縁膜21Lとウエル領域21E或は21Fとの界
面にトラップされ易く、しきい値電圧を変動させるの
で、相補型MISFETを主体とする回路上には突起電極８は
設けない。つまり、記憶回路部RAM上、相補型MISFETで
構成される論理回路部Logic上、周辺回路のうち相補型M
ISFETで構成される回路上には突起電極８を形成しな
い。この突起電極８を形成しない領域は、パッシベーシ
ョン膜21AB上に前記α線遮蔽膜22が設けられている。バ
イポーラトランジスタTrはMISFETQn、Qpの夫々に比べて
α線ソフトエラーに強いので、バイポーラトランジスタ
Trの領域上にα線遮蔽膜22は設けない。

また、前記α線遮蔽膜22は突起電極８を形成する領域
以外に設けられている。α線遮蔽膜22は半導体チップ21
の半導体基板21Aと熱膨張係数が異なるので、α線遮蔽
膜22と突起電極８とが接触した場合には半導体チップ21
の動作にともなう熱応力で突起電極８が損傷又は破壊す
るために、α線遮蔽膜22と突起電極８とを接触させな
い。

突起電極８は前記実施例Ｉと実質的に同様のリフトオ
フ法によって形成される。前記α線遮蔽膜22はパッシベ
ーション膜21AB上に設けられるので、リフトオフ法の第
１レジスト膜18は第24図に点線で示すようにα線遮蔽膜
22上に形成される。第１レジスト膜18は、突起電極８が
形成されない領域すなわち記憶回路部RAMの領域上、論
理回路部Logicの領域上、相補型MISFETで構成される周
辺回路の領域上の夫々に形成される。突起電極８が形成
される領域及び第１レジスト膜18上には第２レジスト膜
19（図示しない）が形成される。第２レジスト膜19の突
起電極８が形成される領域には第１開口部20Aが形成さ
れ、第２レジスト膜19の第１レジスト膜18上には第２開
口部20Bが形成される。第１開口部20A内には突起電極８
が形成されると共に、第２開口部20B内にはダミー突起
電極8Aが形成される。そして、第１開口部20A内の突起
電極８を残存させると共に、第２レジスト膜19、第１レ
ジスト膜18及び第２開口部20B内のダミー突起電極8Aを
除去することによって、本実施例IIの半導体装置は完成
する。

このように、バイポーラトランジスタTr及び相補型MI
SFETを有する混在型半導体チップ21の前記バイポーラト
ランジスタTr形成領域の表面上に突起電極８をリフトオ
フ技術で形成する半導体装置の製造方法であって、前記
半導体チップ21の相補型MISFET形成領域の表面上にα線
遮蔽膜22を形成し、このα線遮蔽膜22の上部に第１レジ
スト膜18を形成し、この第１レジスト膜18上及び前記バ
イポーラトランジスタTr形成領域上を含む半導体チップ
21の全面に第２レジスト膜19を形成し、この第２レジス
ト膜19のバイポーラトランジスタTr形成領域に突起電極
８を形成する第１開口部20Aを形成すると共に、第２レ
ジスト膜19の相補型MISFET形成領域にダミー突起電極8A
を形成する第２開口部20Bを形成し、前記第１開口部20A
内の半導体チップ21の表面上、前記第２開口部20B内の
第１レジスト膜18上及び第２レジスト膜19上を含む半導
体チップ21の全面に突起電極８を形成する金属膜8Bを堆
積し、前記第２レジスト膜19、第１レジスト膜18の夫々
を除去し、第１開口部20A内の金属膜8Bを残存させて突
起電極８を形成すると共に、前記第２レジスト膜19上の
金属膜8B及び第１レジスト膜18上の金属膜8B（ダミー突
起電極8A）を除去したことにより、前記相補多MISFET形
成領域にダミー突起電極8Aを形成する第２開口部20Bを
形成し、この第２開口部20Bを通して第２レジスト膜19
に剥離液を積極的に浸入させたので、突起電極８を形成
しない相補型MISFET形成領域での第２レジスト膜19の剥
離性を向上することができる。

また、半導体チップ21の相補型MISFET形成領域上にα
線遮蔽膜22を形成したことにより、α線遮蔽膜22で突起
電極８からのα線を遮蔽し、相補型MISFETのしきい値電
圧の変動を低減することができるので、相補型MISFETの
経時的な特性の劣化を低減することができる。

また、前記α線遮蔽膜22と突起電極８とを隔離させた
ことにより、α線遮蔽膜22と半導体チップ21との間の熱
膨張係数差に基づく突起電極８の損傷或は破壊を防止す
ることができるので、半導体装置の電気的信頼性を向上
することができる。

また、ポリイミド樹脂で形成されるα線遮蔽膜22を突
起電極８の形成領域に形成しないことにより、α線遮蔽
膜22の加工性の悪さに影響されずに独立的に突起電極８
を加工することができるので、突起電極８の高密度化を
図ることができる。

また、記憶回路部RAM及び周辺回路で構成される記憶
機能を有する半導体チップ21の前記周辺回路形成領域の
表面上に突起電極８をリフトオフ技術で形成する半導体
装置の製造方法であって、前記半導体チップ21の記憶回
路部RAMの形成領域の表面上にα線遮蔽膜22を形成し、
このα線遮蔽膜22の上部に第１レジスト膜18を形成し、
この第１レジスト膜18上及び前記周辺回路形成領域上を
含む半導体チップ21の全面に第２レジスト膜19を形成
し、この第２レジスト膜19の周辺回路形成領域に突起電
極８を形成する第１開口部20Aを形成すると共に、第２
レジスト膜20Bの記憶回路部RAMの形成領域にダミー突起
電極８を形成する第２開口部20Bを形成し、前記第１開
口部20A内の半導体チップ21の表面上、前記第２開口部2
0B内の第１レジスト膜18上及び第２レジスト膜19上を含
む半導体チップ21の全面に突起電極８を形成する金属膜
8Bを堆積し、前記第２レジスト膜19、第１レジスト膜18
の夫々を除去し、第１開口部20A内の金属膜8Bを残存さ
せて突起電極８を形成すると共に、前記第２レジスト膜
19上の金属膜8B及び第１レジスト膜18上の金属膜8B（ダ
ミー突起電極8A）を除去することにより、前記記憶回路
部RAMの形成領域にダミー突起電極8Aを形成する第２開
口部20Bを形成し、この第２開口部20Bを通して第２レジ
スト膜19に剥離液を積極的に浸入させたので、突起電極
８を形成しない記憶回路部RAMの形成領域での第２レジ
スト膜19の剥離性を向上することができる。

また、半導体チップ21の記憶回路部RAMの形成領域に
α線遮蔽膜22を形成したことにより、α線遮蔽膜22で突
起電極８からのα線を遮蔽することができるので、α線
によるソフトエラー低減することができる。

なお、本発明は記憶回路部RAMをDRAMで構成してもよ
い。DRAMのメモリセルは、メモリセル選択用のｎチャネ
ルMISFETとその一方の半導体領域に直列に接続された情
報蓄積用容量素子とで構成されている。

また、本発明は半導体チップ21を搭載する搭載基板の
内部端子上に突起電極８を設けてもよい。

また、本発明は、MISFETを主体とする半導体チップを
搭載する半導体装置に適用することができる。

〔発明の効果〕

本願において開示された発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。

リフトオフ技術を使用する半導体装置において、導体
膜を形成しない領域のレジスト膜の剥離性を向上するこ
とができる。

また、前記レジスト膜を剥離する工程を低減すること
ができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである半導体装置の構成を
示す概略部分断面図、第２図は、前記半導体装置のマザーチップの平面図、第３図は、前記半導体装置の半導体チップの要部断面
図、第４図は、前記半導体チップに内蔵された記憶機能のメ
モリセルの等価回路図、第５図は、前記マザーチップの要部断面図、第６図乃至第15図は、前記マザーチップ及び突起電極の
各製造工程毎に示す要部断面図、第16図は、前記突起電極及びダミー突起電極の形成領域
を示すマザーチップの平面図、第17図乃至第20図は、前記半導体装置の各組立工程毎に
示す概略断面図、第21図は、本発明の実施例IIである半導体装置の半導体
チップの構成を示すレイアウト図、第22図は、前記半導体チップを構成する各半導体素子の
構造を示す要部断面図、第23図は、前記半導体チップに内蔵されたSRAMのメモリ
セルを示す等価回路図、第24図は、前記半導体チップの模写断面図である。図中、１……半導体装置、2,3,21……半導体チップ、４
……マザーチップ、５……ベース基板、６……封止用キ
ャップ、７……枠体、８……突起電極（導体膜）、8A…
…ダミー突起電極、18……第１レジスト膜、19……第２
レジスト膜、19A……下地レジスト膜、19B……フィルム
レジスト膜、20A……第１開口部、20B……第２開口部、
22……α線遮蔽膜、23C……配線、23D……ダミー配線、
Tr……バイポーラトランジスタ、Ｑ……MISFETである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者黒田重雄東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (56)参考文献特開昭56−55055（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】基板表面の一の領域に複数の突起電極をリ
フトオフ技術で形成し、他の領域には突起電極を形成し
ない半導体装置の製造方法であって、前記基板の突起電極を形成しない他の領域を覆う第１レ
ジスト膜を形成する工程と、下地レジスト膜にフィルムレジスト膜を積層した２層構
造の第２レジスト膜を、前記基板全面に形成する工程
と、前記第２レジスト膜に、前記突起電極が形成される一の
領域では前記突起電極をパターニングした第１開口部
を、前記突起電極が形成されない他の領域ではダミー突
起電極をパターニングした第２開口部を夫々形成する工
程と、前記基板全面に導体膜を堆積させる工程と、前記第２レジスト膜及び第１レジスト膜を除去すること
によって、第２レジスト膜及び第１レジスト膜上の夫々
の導体膜を除去し、前記一の領域に複数の突起電極を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。
【請求項２】前記基板は、半導体チップ又は前記半導体
チップを複数個搭載するマザーチップ又は配線基板であ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。
【請求項３】前記第１レジスト膜、第２レジスト膜の夫
々は、感光性レジスト膜であることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。
【請求項４】前記第１レジスト膜、第２レジスト膜の夫
々は、ポリメタクリル酸メチルで形成されていることを
特徴とする請求項１乃至３に記載の夫々の半導体装置の
製造方法。
【請求項５】前記第１レジスト膜、第２レジスト膜の夫
々は、塩化メチレン液で剥離除去されることを特徴とす
る請求項４に記載の半導体装置の製造方法。
【請求項６】前記第１レジスト膜は、前記基板表面上に
塗布され、ベークされた後、突起電極を形成しない領域
のみ残存するように現像を施されて形成されていること
を特徴とする請求項４又は５に記載の半導体装置の製造
方法。
【請求項７】前記突起電極が、蒸着で堆積された半田電
極であることを特徴とする請求項１乃至６に記載の夫々
の半導体装置の製造方法。
【請求項８】前記突起電極が、フェースダウンボンディ
ングに用いられる突起電極であることを特徴とする請求
項１乃至７に記載の夫々の半導体装置の製造方法。