JP2704246B2 - 出力バッファ - Google Patents

出力バッファ

Info

Publication number
JP2704246B2
JP2704246B2 JP6210075A JP21007594A JP2704246B2 JP 2704246 B2 JP2704246 B2 JP 2704246B2 JP 6210075 A JP6210075 A JP 6210075A JP 21007594 A JP21007594 A JP 21007594A JP 2704246 B2 JP2704246 B2 JP 2704246B2
Authority
JP
Japan
Prior art keywords
capacitor
output
voltage
channel
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6210075A
Other languages
English (en)
Other versions
JPH07106944A (ja
Inventor
成震 張
永鉉 全
Original Assignee
エル・ジー・セミコン・カンパニー・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エル・ジー・セミコン・カンパニー・リミテッド filed Critical エル・ジー・セミコン・カンパニー・リミテッド
Publication of JPH07106944A publication Critical patent/JPH07106944A/ja
Application granted granted Critical
Publication of JP2704246B2 publication Critical patent/JP2704246B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、出力バッファ（Output
Buffer ）に係るもので、詳しくは高電位Ｖ CCおよび低
電位ＶSSの変動（bouncing）を減少させ、動作速度を向
上し誤り動作を防止し得る出力バッファに関するもので
ある。
【０００２】
【従来の技術】一般に、メモリ装置のような集積回路に
おいては、トランジスタなどの大きさが比較的大きいの
で、所定の出力データを高電位ＶCCまたは低電位ＶSSに
スイングする場合、出力バッファにより信号騒音が発生
する。すなわち、高電位端または低電位端で電流が急激
に降下し、高電位ＶCC変動または低電位ＶSS変動が発生
する。かつ、半導体メモリ装置においては、１回の動作
サイクルにより多量のデータをアクセスし得るようにバ
イトワイド（Byte-wide ）メモリ化され、１つのチップ
内に複数の出力バッファが同時にイネーブルされるの
で、前記の高電位変動または低電位変動は甚だしく発生
する。
【０００３】そして、従来の出力バッファにおいては、
たとえば、入力信号Ｖｉに対するインバータ論理を有
する回路として、図５に示したように、電源電圧ＶCC端
と接地電圧ＶSS端間に、チャネルが直列に連結され、入
力信号Ｖｉが共通にゲートに入力されるようにＰＭＯＳ
トランジスタＰ１およびＮＭＯＳトランジスタＮ１が備
えられ、それらＰＭＯＳトランジスタＰ１およびＮＭＯ
ＳトランジスタＮ１の共通接続ノードから出力Ｖｏが発
生するようになっている。かつ、従来出力バッファの
他の例として、図６に示したように、電源電圧ＶCC端と
接地電圧ＶSS端間に、チャネルが直列に連結され、共通
接続ノードから出力Ｖｏが発生されるように１つのＮＭ
ＯＳトランジスタＮ２，Ｎ３が備えられ、ＮＭＯＳトラ
ンジスタＮ２には入力信号ＶA がゲートから入力され、
ＮＭＯＳトランジスタＮ３には入力信号ＶB がゲートか
ら入力されるようになっている。また、前記項および
項記載の出力バッファは、半導体メモリ装置がバイト
ワイドメモリ化される場合、複数個備えられ、図７に示
したような多数の出力バッファで構成される。
【０００４】そして、このような従来出力バッファの作
用においては、前記項記載の出力バッファの場合、入
力信号Ｖｉが高電位ＶCCであるとＰＭＯＳトランジスタ
Ｐ１がターンオフされＮＭＯＳトランジスタＮ１はター
ンオンされて、出力Ｖｏが低電位ＶSSになる。入力信号
Ｖｉが低電位ＶSSであると、ＰＭＯＳトランジスタＰ１
はターンオンされ、ＮＭＯＳトランジスタＮ２がターン
オンされて出力Ｖｏは高電位ＶCCになる。かつ、前記
項記載の出力バッファの場合、入力信号ＶA が高電位Ｖ
CCであると、入力信号ＶB は低電位ＶSSになり、ＮＭＯ
ＳトランジスタＮ２がターンオンされてＮＭＯＳトラン
ジスタＮ３はターンオフされ、出力Ｖｏが高電位ＶCCに
なる。入力信号ＶA が低電位ＶSSになると入力信号ＶB
は高電位ＶCCになり、ＮＭＯＳトランジスタＮ２がター
ンオフされＮＭＯＳトランジスタＮ３はターンオンされ
て出力Ｖｏが低電位ＶSSになる。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来出力バッファにおいては、回路の高電位ＶCCおよび低
電位ＶSSラインにそれぞれ接続された複数の出力バッフ
ァが同時に動作すると、それら高電位および低電位の変
動が発生して出力バッファの動作ラインが遅くなるとい
う不都合な点があった。かつ、電源ラインの抵抗により
電圧が降下すると高電位レベルが低下し、低電位レベル
は上昇して出力バッファの特性が低下されるという不都
合な点があった。
【０００６】それで、このような問題点を解決するため
に本発明者たちは研究を重ねた結果次のような出力バッ
ファを提供しようとするものである。
【０００７】本発明の目的は、出力レベルの変化する時
点で、高電位ＶCCおよび低電位ＶSSに流れる電圧を減少
させ、動作速度を向上し得る出力バッファを提供しよう
とするものである。
【０００８】
【課題を解決するための手段】そして、このような本発
明の目的は、本発明の請求項１の出力バッファにおいて
は、メモリセルから読み入れたデータの出力信号を出力
する出力ノードと、一方側端が接地電圧ＶSS端に接続さ
れた第１コンデンサと、該第１コンデンサと昇圧電圧Ｖ
PP間にチャネルにより連結され第１制御信号がゲートか
ら入力すると該第１制御信号の活性化に応答し第１コン
デンサを昇圧電圧にて予備充電する昇圧電圧伝送トラン
ジスタと、前記第１コンデンサと前記出力ノード間にチ
ャネルにより連結され第１入力信号がゲートから入力す
ると該第１入力信号の活性化に応答し前記第１コンデン
サの予備充電された昇圧電圧を前記出力ノードに伝送す
る第１プルアップトランジスタと、電源電圧ＶCC端と前
記出力ノード間にチャネルにより連結され第２入力信号
がゲートから入力する第２プルアップトランジスタと、
一方側端が電源電圧ＶCC端に接続される第２コンデンサ
と、該第２コンデンサと基板電圧ＶBB間にチャネルによ
り連結され第２制御信号がゲートから入力すると該第２
制御信号の活性化に応答し前記第２コンデンサを前記基
板電圧にて予備充電する基板電圧伝送トランジスタと、
接地電圧ＶSS端と前記出力ノード間にチャネルにより連
結され第３入力信号がゲートから入力する第１プルダウ
ントランジスタと、前記第２コンデンサと前記出力ノー
ド間にチャネルにより連結され第４入力信号がゲートか
ら入力すると該第４入力信号の活性化に応答して前記第
２コンデンサの予備充電された基板電圧を前記出力ノー
ドに伝送する第２プルダウントランジスタとを備えた出
力バッファを提供することにより達成される。
【０００９】本発明の請求項２の出力バッファにおいて
は、メモリセルから読み入れたデータの出力信号が出力
される出力ノードと、該出力ノードと電源電圧ＶCC端間
にチャネルにより連結され第１入力信号がゲートから入
力するプルアップトランジスタと、一方側端が電源電圧
ＶCC端に接続されるコンデンサと、該コンデンサの他方
側端と基板電圧ＶBB間にチャネルにより連結された所定
の制御信号がゲートから入力すると該制御信号の活性化
に応答し前記コンデンサを前記基板電圧にて予備充電す
る基板電圧伝送トランジスタと、接地電圧ＶSS端と前記
出力ノード間にチャネルにより連結され第２入力信号が
ゲートから入力する第１プルダウントランジスタと、前
記コンデンサと前記ノード間にチャネルにより連結され
第３入力信号がゲートから入力すると該第３入力信号の
活性化に応答し前記コンデンサの予備充電された基板電
圧を前記出力ノードに伝送する第２プルダウントランジ
スタとを備えた出力バッファを提供することにより達成
される。
【００１０】本発明の請求項３の出力バッファにおいて
は、メモリセルから読み入れたデータ出力信号が出力さ
れる出力ノードと、一方側端が接地電圧ＶSS端に接続さ
れるコンデンサと、該コンデンサの他方側端と昇圧電圧
ＶPP端間にチャネルにより連結され所定の制御信号がゲ
ートから入力すると該制御信号の活性化に応答し前記コ
ンデンサを前記昇圧電圧にて予備充電する昇圧電圧伝送
トランジスタと、前記コンデンサと前記出力ノード間に
チャネルにより連結され第１入力信号がゲートから入力
すると該第１入力信号の活性化に応答し前記コンデンサ
の予備充電された昇圧電圧を前記出力ノードに伝送する
第１プルアップトランジスタと、電源電圧ＶCC端と前記
出力ノード間にチャネルにより連結され第２入力信号が
ゲートから入力する第２プルアップトランジスタと、接
地電圧ＶCC端と出力ノード間にチャネルにより連結され
第３入力信号がゲートから入力するプルダウントランジ
スタとを備えた出力バッファを提供することにより達成
される。
【００１１】
【作用】予備充電モードで予備充電されたコンデンサの
昇圧電圧ＶPPが第１プルアップトランジスタを通って出
力ノードに印加し、電源電圧ＶCCが第２プルアップトラ
ンジスタを通って出力ノードに印加すると、出力Ｖｏは
速い速度で高電位に上昇し、電源電圧のレベルが変動し
ても正常の高電位レベルに維持される。かつ、予備充電
モードで予備充電されたコンデンサの基板電圧ＶBB第２
プルダウントランジスタを通って出力ノードに印加し、
接地電圧ＶSSが第１プルダウントランジスタを通って出
力ノードに印加すると、出力Ｖｏは速い速度で低電位Ｖ
SSに減少され、接地電圧ＶSSのレベルが変動しても正常
の低電位レベルに継続維持される。
【００１２】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。
【００１３】本発明に係る出力バッファの一実施例を示
した回路図においては、図１に示したように、メモリセ
ルから読み入れたデータの出力信号Ｖｏが出力される出
力ノードと、電極の一方側端が接地電圧ＶSS端に接続さ
れたコンデンサＭＣ１と、該コンデンサＭＣ１と前記出
力ノード間にチャネルが連結され第１入力信号Ｖｉ１が
ゲートから入力する第１プルアップトランジスタＮ１１
と、昇圧電圧ＶPP端と前記コンデンサＭＣ１の電極間に
チャネルが連結され第１制御信号ＣＴＬ１がゲートから
入力する昇圧電圧伝送トランジスタＰ１１と、電源電圧
ＶCC端と前記出力ノード間にチャネルが連結され第２入
力信号Ｖｉ２がゲートから入力する第２プルアップトラ
ンジスタＮ１２と、電源電圧ＶCC端に一方側端が接続さ
れたコンデンサＶＣ２と、接地電圧ＶSS端と前記出力ノ
ード間にチャネルが連結され第３入力信号Ｖｉ３がゲー
トから入力する第１プルダウントランジスタＮ１３と、
前記コンデンサＭＣ２と前記出力ノード間にチャネルが
接続され第４入力信号Ｖｉ４がゲートから入力する第２
プルダウントランジスタＮ１４と、基板電圧ＶBB端と前
記コンデンサＭＣ２電極間にチャネルが連結され第２制
御信号ＣＴＬ２がゲートから入力する基板電圧伝送トラ
ンジスタＮ１５とを備えている。
【００１４】そして、このような本発明に係る出力バッ
ファの一実施例中、前記昇圧電圧Ｖ PPは同一のチップに
備えられた電圧昇圧回路（boosting circuit）から出力
する電圧を示し、基板電圧ＶBBは同一チップに備えられ
た基板電圧発生回路から出力する電圧を示したもので、
該基板電圧ＶBBはバックバイアス（back bias ）電圧と
も称している。かつ、各プルアップトランジスタは出力
ノードに電源電圧ＶCCを供給する手段であって、それぞ
れＮＭＯＳトランジスタが用いられている。また、各プ
ルダウントランジスタは出力ノードを接地電圧ＶSSレベ
ルに放電させる手段であって、それぞれＮＭＯＳトラン
ジスタが使用されている。さらに、各コンデンサＭＣ
１，ＭＣ２はそれぞれＭＯＳコンデンサが用いられ、昇
圧電圧伝送トランジスタＰ１１は昇圧電圧ＶPPの特性に
よりＰＭＯＳトランジスタが用いられ、基板電圧伝送ト
ランジスタＮ１５は基板電圧の特性によりＮＭＯＳトラ
ンジスタが用いられている。かつ、図２に示したよう
に、高電位ＶCC変動および低電位ＶSS変動をそれぞれ減
らすため、プルアップ側に昇圧電圧ＶPPを供給し、プル
ダウン側に基板電圧ＶBBを供給するようになっている
が、これは電圧の特性に従い多様に変更して実施するこ
とができる。
【００１５】また、本発明に係る出力バッファの他の実
施例として、次の用に構成し低電位ＶSSの変動を減らす
こともできる。すなわち、図３に示したように、メモリ
セルから読み入れたデータ出力信号Ｖｏが出力される出
力ノードと、該出力ノードと電源電圧ＶCC間にチャネル
が連結され入力信号Ｖｉ２がゲートから入力するプルア
ップトランジスタＮ１６と、該出力ノードと接地電圧Ｖ
SS間にチャネルが連結され入力信号Ｖｉ３がゲートから
入力する第１プルダウントランジスタＮ１７と、電源電
圧ＶCC端に一方側端が接続されるコンデンサＭＣ３と、
該コンデンサＭＣ３と前記出力ノード間にチャネルが連
結され入力信号Ｖｉ４がゲートから入力する第２プルダ
ウントランジスタＮ１８と、該コンデンサＭＣ３の他方
側端と基板電圧ＶBB間にチャネルが連結され制御信号Ｃ
ＴＬ２がゲートから入力する基板電圧伝送トランジスタ
Ｎ１９とを備えている。
【００１６】さらに、本発明に係るさらに他の実施例と
して次のように構成し高電位の変動を減らすこともでき
る。すなわち、図４に示したように、メモリセルから読
み入れたデータの出力信号Ｖｏが出力される出力ノード
と、接地電圧ＶSS端に一方側端が接続されるコンデンサ
Ｍ４と、該コンデンサＭＣ４と出力ノード間にチャネル
が連結され入力信号Ｖｉ１がゲートから入力する第１プ
ルダウントランジスタＮ２０と、昇圧電圧ＶPP端とコン
デンサＭＣ４間にチャネルが連結され制御信号ＣＴＬ１
がゲートから入力する昇圧電圧伝送トランジスタＰ１２
と、電源電圧Ｖ CC端と出力ノード間にチャネルが連結さ
れ入力信号Ｖｉ２がゲートから入力する第２プルアップ
トランジスタＮ２１と、接地電圧ＶSSと出力ノード間に
チャネルが連結され入力信号Ｖｉ３がゲートから入力す
るプルダウントランジスタＮ２２とを備えている。
【００１７】そして、このように構成された本発明に係
る出力バッファの作用を説明すると次のようである。図
２に示したように、まず、入力信号Ｖｉ１，Ｖｉ２，Ｖ
ｉ３，Ｖｉ４が供給されない状態で、制御信号ＣＴＬ１
が低電位ＶSSに印加し、制御信号ＣＴＬ２は高電位ＶCC
に印加する場合は、出力バッファが予備充電モードを行
なうので、昇圧電圧伝送トランジスタＰ１１のターンオ
ンによりコンデンサＭＣ１が昇圧電圧ＶPPレベルに予備
充電（precharge ）され、基板電圧伝送トランジスタＮ
１５のターンオンによりコンデンサＭＣ２は基板電圧Ｖ
PPレベルに予備充電され、出力ノードの出力Ｖｏはハイ
−インピーダンス（ＨＩ−Ｚ）状態になる。このような
状態で、出力Ｖｏを高電位ＶCCに発生させる過程または
入力信号Ｖｉ１，Ｖｉ２が高電位ＶPP，ＶCCレベルに入
力し入力信号Ｖｉ３，Ｖｉ４は低電位ＶSS，ＶBBレベル
に入力する過程は次のようである。すなわち図２（Ａ）
に示したように、制御信号ＣＴＬ１を高電位ＶPPにして
昇圧電圧伝送トランジスタＰ１１をターンオフさせる
と、図２（Ｂ），（Ｃ）に示したように、入力信号Ｖｉ
１，Ｖｉ２がそれぞれ高電位ＶPPに印加し、第１および
第２プルアップトランジスタＮ１１，Ｎ１２がそれぞれ
ターンオンされ、入力信号Ｖｉ３は低電位ＶSSレベルに
印加し入力信号Ｖｉ４は低電位ＶSSに印加して第１およ
び第２プルダウントランジスタＮ１３，Ｎ１４がそれぞ
れターンオフされる。したがって、図２（Ｇ）に示した
ように高電位ＶCCの出力Ｖｏが発生され、本発明に係る
出力バッファが次のように作用される。すなわち、以前
の予備充電モードでコンデンサＭＣ１に充電された昇圧
電圧ＶPPが第１プルアップトランジスタＮ１１のターン
オンにより出力ノードに供給され、出力Ｖｏには第２プ
ルアップトランジスタＮ１２のチャネルを通る電源電圧
ＶCCの他に第１プルアップトランジスタＮ１１のチャネ
ルを通る昇圧電圧ＶPPが印加するので、速い速度で高電
位ＶCCに上昇される。したがって、この場合、高電位Ｖ
CC変動により電源電圧ＶCCのレベルが変動しても出力Ｖ
ｏは正常の高電位レベルに出力され、前記第１プルアッ
プトランジスタＮ１１のゲートに印加する入力信号Ｖｉ
１は図２（Ｃ）に示したように、前記コンデンサＭＣ１
に予備充電された昇圧電圧ＶPPが消耗する間のみ高電位
ＶCC状態を維持する。
【００１８】一方、出力バッファが予備充電された状態
で出力Ｖｏを低電位ＶSSに発生させる過程または入力信
号Ｖｉ１，Ｖｉ２がそれぞれ低電位ＶSSレベルに入力し
入力信号Ｖｉ３，Ｖｉ４がそれぞれ高電位ＶCCレベルに
入力する過程は次のようである。すなわち、図２（Ｄ）
に示したように、制御信号ＣＴＬ２を低電位ＶSSにし、
基板電圧伝送トランジスタＮ１５をターンオフさせる
と、図２（Ｅ），（Ｆ）に示したように、入力信号Ｖｉ
３，Ｖｉ４が高電位ＶCCに印加し、第１および第２プル
ダウントランジスタＮ１３，Ｎ１４がそれぞれターンオ
ンされ、入力信号Ｖｉ１，Ｖｉ４は低電位ＶSSに印加
し、第１および第２プルアップトランジスタＮ１１，Ｎ
１２はそれぞれターンオンされる。したがって、図２
（Ｇ）に示したように、出力Ｖｏは低電位に発生され、
本発明に係る出力バッファ次のように作用される。すな
わち以前の予備充電モードでコンデンサＭＣ２に充電さ
れた基板電圧ＶBBが第２プルダウントランジスタＮ１４
のターンオンにより出力ノードに供給され、出力Ｖｏに
は第１プルダウントランジスタＮ１３のチャネルを通る
接地電圧ＶSS以外に第２プルダウントランジスタＮ１４
のチャネルを通る基板電圧ＶBBが印加するので、速い速
度で低電位ＶSSになる。したがって、この場合、低電位
ＶSS変動により接地電圧ＶSSのレベルが変動しても出力
Ｖｏは正常の低電位レベルに出力され、前記第２プルダ
ウントランジスタＮ１４のゲートに印加する入力信号Ｖ
ｉ４は図２（Ｆ）に示したように、コンデンサＭＣ２に
充電された基板電圧ＶBBが消耗する間のみ高電位ＶCC状
態を維持する。
【００１９】そして、出力Ｖｏに対し高電位ＶCC変動ま
たは低電位ＶSS変動のみを改善させる場合は次のように
作用される。すなわち、図３に示したように、制御信号
ＣＴＬ２を高電位ＶCCにし基板電圧伝送トランジスタＮ
１９をターンオンさせてコンデンサＭＣ３を基板電圧Ｖ
BBにて予備充電させ前記基板電圧伝送トランジスタＮ１
９をターンオンさせた後、入力信号Ｖｉ３，Ｖｉ４をそ
れぞれ高電位ＶCCにすると、第１および第２プルダウン
トランジスタＮ１７，Ｎ１８がそれぞれターンオンさ
れ、出力Ｖｏは速い速度で低電位ＶSSになる。かつ、図
４に示したように、制御信号ＣＴＬ１を低電位ＶSSにし
昇圧電圧伝送トランジスタＰ１２をターンオンさせて、
コンデンサＭＣ４を昇圧電圧ＶPPにて予備充電させ前記
昇圧電圧伝送トランジスタＰ１２をターンオフさせた
後、入力信号Ｖｉ１，Ｖｉ２をそれぞれ高電位ＶPPにす
ると、第１および第２プルアップトランジスタＮ２０，
Ｎ２１はそれぞれターンオンされ、出力Ｖｏを速い速度
で高電位ＶCCになる。
【００２０】このような本発明に係る出力バッファ、図
１ないし図４を用いて多様な実施例を説明したが、それ
ら実施例に限定されず、特許請求の範囲を外れない限
り、多様な形態に変更した使用することができる。
【００２１】
【発明の効果】以上説明したように、本発明に係る出力
バッファにおいては、出力レベルの変化する時点で高電
位ＶCCおよび低電位ＶSSラインに流れる電流の量を減ら
すようになっているため、同一のチップで複数の出力バ
ッファを作動させる場合でも出力ノードの電圧降下を減
らし得る効果がある。また、高電位ＶCCおよび低電位Ｖ
SSラインの変動を減少させ、出力バッファの動作速度を
向上し得る効果がある。
【図面の簡単な説明】
【図１】本発明に係る出力バッファの一実施例を示した
回路図である。
【図２】本発明に係る出力バッファを利用した回路の各
部波形図で、（Ａ）は制御信号ＣＴＬ１の波形表示図、
（Ｂ）は入力信号Ｖｉ２の波形表示図、（Ｃ）は入力信
号Ｖｉ１の波形表示図、（Ｄ）は制御信号ＣＴＬ２の波
形表示図、（Ｅ）は入力信号Ｖｉ３の波形表示図、
（Ｆ）は入力信号Ｖｉ４の波形表示図、（Ｇ）は出力信
号Ｖｏの波形表示図である。
【図３】本発明に係る出力バッファの他の実施例を示し
た回路図である。
【図４】本発明に係る出力バッファのさらに他の実施例
を示した回路図である。
【図５】従来出力バッファの一例を示した回路図であ
る。
【図６】従来出力バッファの他の例を示した回路図であ
る。
【図７】従来出力バッファの多端構成を示した回路図で
ある。
【符号の説明】
Ｎ１１，Ｎ１２，Ｎ１６，Ｎ２０，Ｎ２１ プルアップ
トランジスタ（ＮＭＯＳトランジスタ） Ｎ１３，Ｎ１４，Ｎ１７，Ｎ１８，Ｎ２２ プルダウン
トランジスタ（ＮＭＯＳトランジスタ） Ｎ１５，Ｎ１９ 基板電圧伝送トランジスタ（ＮＭＯＳ
トランジスタ） Ｐ１１，Ｐ１２ 昇圧電圧伝送トランジスタ（ＰＭＯＳ
トランジスタ） ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ コンデンサ ＣＴＬ１，ＣＴＬ２ 制御信号 Ｖｉ１，Ｖｉ２，Ｖｉ３，Ｖｉ４ 入力信号 Ｖｏ 出力信号 ＶBB 基板電圧 ＶCC 電源電圧 ＶPP 昇圧電圧 ＶSS 接地電圧

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 出力バッファであって、 メモリセルから読み入れたデータの出力信号を出力する
    出力ノードと、 一方側端が接地電圧ＶSS端に接続された第１コンデンサ
    と、 該第１コンデンサと昇圧電圧ＶPP間にチャネルにより連
    結され第１制御信号がゲートから入力すると該第１制御
    信号の活性化に応答し第１コンデンサを昇圧電圧にて予
    備充電する昇圧電圧伝送トランジスタと、 前記第１コンデンサと前記出力ノード間にチャネルによ
    り連結され第１入力信号がゲートから入力すると該第１
    入力信号の活性化に応答し前記第１コンデンサの予備充
    電された昇圧電圧を前記出力ノードに伝送する第１プル
    アップトランジスタと、 電源電圧ＶCC端と前記出力ノード間にチャネルにより連
    結され第２入力信号がゲートから入力する第２プルアッ
    プトランジスタと、 一方側端が電源電圧ＶCC端に接続される第２コンデンサ
    と、 該第２コンデンサと基板電圧ＶBB間にチャネルにより連
    結され第２制御信号がゲートから入力すると該第２制御
    信号の活性化に応答し前記第２コンデンサを前記基板電
    圧にて予備充電する基板電圧伝送トランジスタと、 接地電圧ＶSS端と前記出力ノード間にチャネルにより連
    結され第３入力信号がゲートから入力する第１プルダウ
    ントランジスタと、 前記第２コンデンサと前記出力ノード間にチャネルによ
    り連結される第４入力信号がゲートから入力すると該第
    ４入力信号の活性化に応答して前記第２コンデンサの予
    備充電された基板電圧を前記出力ノードに伝送する第２
    プルダウントランジスタとを備えた出力バッファ。
  2. 【請求項２】 出力バッファであって、 メモリセルから読み入れたデータの出力信号が出力され
    る出力ノードと、 該出力ノードと電源電圧ＶCC端間にチャネルにより連結
    され第１入力信号がゲートから入力するプルアップトラ
    ンジスタと、 一方側端が電源電圧ＶCC端に接続されるコンデンサと、 該コンデンサの他方側端と基板電圧ＶBB間にチャネルに
    より連結された所定の制御信号がゲートから入力すると
    該制御信号の活性化に応答し前記コンデンサを前記基板
    電圧にて予備充電する基板電圧伝送トランジスタと、 接地電圧ＶSS端と前記出力ノード間にチャネルにより連
    結され第２入力信号がゲートから入力する第１プルダウ
    ントランジスタと、 前記コンデンサと前記ノード間にチャネルにより連結さ
    れ第３入力信号がゲートから入力すると該第３入力信号
    の活性化に応答し前記コンデンサの予備充電された基板
    電圧を前記出力ノードに伝送する第２プルダウントラン
    ジスタとを備えた出力バッファ。
  3. 【請求項３】 出力バッファであって、 メモリセルから読み入れたデータ出力信号が出力される
    出力ノードと、 一方側端が接地電圧ＶSS端に接続されるコンデンサと、 該コンデンサの他方側端と昇圧電圧ＶPP端間にチャネル
    により連結され所定の制御信号がゲートから入力すると
    該制御信号の活性化に応答し前記コンデンサを前記昇圧
    電圧にて予備充電する昇圧電圧伝送トランジスタと、 前記コンデンサと前記出力ノード間にチャネルにより連
    結され第１入力信号がゲートから入力すると該第１入力
    信号の活性化に応答し前記コンデンサの予備充電された
    昇圧電圧を前記出力ノードに伝送する第１プルアップト
    ランジスタと、 電源電圧ＶCC端と前記出力ノード間にチャネルにより連
    結され第２入力信号がゲートから入力する第２プルアッ
    プトランジスタと、 接地電圧ＶCC端と前記出力ノード間にチャネルにより連
    結され第３入力信号がゲートから入力するプルダウント
    ランジスタとを備えた出力バッファ。
JP6210075A 1993-09-03 1994-09-02 出力バッファ Expired - Fee Related JP2704246B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930017662A KR960007258B1 (ko) 1993-09-03 1993-09-03 출력 버퍼
KR93P17662 1993-09-03

Publications (2)

Publication Number Publication Date
JPH07106944A JPH07106944A (ja) 1995-04-21
JP2704246B2 true JP2704246B2 (ja) 1998-01-26

Family

ID=19362860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6210075A Expired - Fee Related JP2704246B2 (ja) 1993-09-03 1994-09-02 出力バッファ

Country Status (4)

Country Link
US (1) US5517142A (ja)
JP (1) JP2704246B2 (ja)
KR (1) KR960007258B1 (ja)
DE (1) DE4431183C2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729158A (en) * 1995-07-07 1998-03-17 Sun Microsystems, Inc. Parametric tuning of an integrated circuit after fabrication
US5734279A (en) * 1996-11-07 1998-03-31 Northern Telecom Limited Charge Pump Circuit
US5870146A (en) * 1997-01-21 1999-02-09 Multilink, Incorporated Device and method for digital video transcoding
US5894238A (en) * 1997-01-28 1999-04-13 Chien; Pien Output buffer with static and transient pull-up and pull-down drivers
US6307399B1 (en) * 1998-06-02 2001-10-23 Integrated Device Technology, Inc. High speed buffer circuit with improved noise immunity
US6091260A (en) * 1998-11-13 2000-07-18 Integrated Device Technology, Inc. Integrated circuit output buffers having low propagation delay and improved noise characteristics
US6356102B1 (en) 1998-11-13 2002-03-12 Integrated Device Technology, Inc. Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals
US6242942B1 (en) 1998-11-13 2001-06-05 Integrated Device Technology, Inc. Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics
US6191628B1 (en) * 1999-01-04 2001-02-20 International Business Machines Corporation Circuit for controlling the slew rate of a digital signal
JP3877673B2 (ja) * 2002-11-28 2007-02-07 株式会社東芝 出力バッファ回路およびそれを用いた半導体メモリ
JP4159553B2 (ja) * 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
KR100741978B1 (ko) * 2005-09-16 2007-07-23 삼성에스디아이 주식회사 클럭신호 발생장치 및 이를 포함하는 유기 전계발광표시장치
US9553587B2 (en) * 2014-03-27 2017-01-24 SK Hynix Inc. Data output circuit of a semiconductor apparatus
KR102163263B1 (ko) * 2014-03-27 2020-10-12 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 회로
US9729122B2 (en) * 2015-02-18 2017-08-08 Reno Technologies, Inc. Switching circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6214520A (ja) * 1985-07-12 1987-01-23 Sony Corp メモリの出力バツフア回路
JPS63116517A (ja) * 1986-11-04 1988-05-20 Nec Ic Microcomput Syst Ltd 信号出力回路
JPH0616584B2 (ja) * 1986-11-28 1994-03-02 株式会社東芝 出力バツフア回路
US5023472A (en) * 1988-09-09 1991-06-11 Texas Instruments Incorporated Capacitor-driven signal transmission circuit
US5198699A (en) * 1988-09-09 1993-03-30 Texas Instruments Incorporated Capacitor-driven signal transmission circuit
JPH02185114A (ja) * 1989-01-12 1990-07-19 Fujitsu Ltd 半導体装置のノイズ低減回路
KR930003929B1 (ko) * 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
JP2915625B2 (ja) * 1991-06-26 1999-07-05 株式会社沖マイクロデザイン宮崎 データ出力回路

Also Published As

Publication number Publication date
DE4431183C2 (de) 1997-04-30
DE4431183A1 (de) 1995-03-09
JPH07106944A (ja) 1995-04-21
US5517142A (en) 1996-05-14
KR950010372A (ko) 1995-04-28
KR960007258B1 (ko) 1996-05-29

Similar Documents

Publication Publication Date Title
US6492863B2 (en) Internal high voltage generation circuit capable of stably generating internal high voltage and circuit element therefor
JP3416062B2 (ja) 連想メモリ（ｃａｍ）
CN111164691B (zh) 用于sram产出增强的面积高效的写入数据路径电路
US5412331A (en) Word line driving circuit of a semiconductor memory device
JP2704246B2 (ja) 出力バッファ
US6717448B2 (en) Data output method and data output circuit for applying reduced precharge level
JPS61280097A (ja) 差動電圧信号の増幅速度を制御するためのシステム
JPH097374A (ja) 半導体メモリ装置のデータ出力バッファ
US5187686A (en) Control circuit having outputs with differing rise and fall times
US6292418B1 (en) Semiconductor memory device
US5936432A (en) High speed low power amplifier circuit
US6031769A (en) Data reading circuit for semiconductor memory device
US5841718A (en) Use of voltage equalization in signal-sensing circuits
JPH09180462A (ja) メモリのデータ読み出し回路
US5229966A (en) Current control circuit for dynamic memory
US5446694A (en) Semiconductor memory device
KR940004516B1 (ko) 반도체 메모리의 고속 센싱장치
US5671181A (en) Data read circuit used in semiconductor storage device
US6127878A (en) Driver circuit with negative lower power rail
US20050122246A1 (en) Sense amplifier with adaptive reference generation
JPH04212783A (ja) メモリバスのプリチャージ回路
JP2881722B2 (ja) ビットライン選択回路
KR100463816B1 (ko) 충전회로 및 이를 이용한 반도체기억장치
EP1133770A1 (en) Zero power sram precharge
JPH0212694A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970826

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071009

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081009

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091009

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091009

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101009

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111009

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111009

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121009

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131009

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees