JP2747331B2 - デジタル映像信号処理回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、負極同期信号部分と映像情報部分とを有
するアナログ映像信号をデジタル映像信号に変換した
後、デジタル回路により上記映像情報部分の信号処理を
行い、処理後にあらたな負極同期信号部分を付加して出
力映像信号を得るデジタル映像信号処理装置に関する。

〔従来の技術〕

第４図は従来のデジタル映像信号処理回路を示すブロ
ック図であり、図において、（１）は映像信号入力端、
（２）は比較基準値入力端、（３）は代替値入力端、
（４）は負極同期信号部分および映像情報部分を有する
映像信号（７）と比較基準値（８）を比較するコンパレ
ータ、（５）は映像信号（７）と代替値（９）のいずれ
か一方をコンパレータ（４）からの判別出力（10）によ
り選択する２入力１出力セレクタ、（６）は映像信号出
力端である。

第５図（ａ）は上記入力映像信号（７）の構成を示す
もので、第５図（ａ）において、（11）は負極同期信号
部分、（12）は映像情報部分、（13）は映像情報部分
（12）の欠落等によって、負極同期信号として誤検出さ
れる可能性のある不要部分である。第５図（ｂ）は出力
映像信号（14）の構成を示すもので、第５図（ｂ）にお
いて、（15）は代替値（９）に置き換った部分である。

次に動作について説明する。映像信号入力端（１）か
らは第５図（ａ）に示すような映像信号（７）が入力さ
れる。比較基準値入力端（２）からは比較基準値（８）
が、代替値入力端（３）からは代替値（９）がそれぞれ
２進数の状態で入力される。

コンパレータ（４）は入力映像信号（７）と比較基準
値（８）との大小関係を比較し、その判別結果に応じて
判別出力（10）を出力する。この判別出力（10）は入力
映像信号（７）が比較基準値（８）に対して同じ値かそ
れより大きい値をとる場合には、セレクタ（５）が入力
映像信号（７）を選択し、入力映像信号（７）が比較基
準値（８）より小さい値をとる場合に、セレクタ（５）
が代替値（９）を選択するよう極性を定めている。

この代替値（９）の値をペデスタルレベル以上ホワイ
トピーク以下の間の値に設定すれば、出力映像信号（1
4）は入力映像信号（７）のうち負極同期信号部分（1
1）と不要部分（13）とが代替値（９）に置き換わった
波形として得ることができる。

〔発明が解決しようとする課題〕

従来のデジタル映像信号処理回路は以上のように構成
されているので、コンパレータ（４）で入力映像信号
（７）と比較基準値（８）とを比較し、しかるのちに入
力映像信号（７）と代替値（９）とを選択する信号処理
を行うため、回路が複雑で信号処理に時間がかかり高速
の信号処理を要する映像信号処理に対して不利であっ
た。

たとえば、汎用TTLの８ビットコンパレータICと２入
力１出力セレクタICを用いると、コンパレータ（４）は
信号入力から判別出力まで６段のゲート回路、セレクタ
（５）は選択入力から信号出力まで３段のゲート回路に
それぞれ相当する。

また入力映像信号（７）のビット数に対して、コンパ
レータ（４）の入力ビット数やセレクタ（５）の入出力
ビット数をあわせなければならないという設計上の面倒
がある等の問題点があった。

この発明は上記のような問題点を解消することを課題
になされたもので、簡単な構成で信号処理を高速に行う
ことができ、入力映像信号のビット数にかかわらず構成
が同じであるデジタル映像信号処理回路を得ることを目
的とする。

〔課題を解決するための手段〕

この発明にかかるデジタル映像信号処理回路は、入力
映像信号の最上位ビット入力端から最下位ビット入力端
をそれぞれ別個独立に有するビット入力端群と、前記最
上位ビット入力端と第２位ビット入力端を入力端に接続
したNORゲートと、このNORゲートの出力端と前記第２位
ビット入力端を入力端に接続したORゲートと、このORゲ
ートの出力端を第２位ビット出力端に接続し他の最上位
ビット出力端および第３位ビット出力端から最下位ビッ
ト出力端に前記最上位ビット入力端および第３位ビット
入力端から最下位ビット入力端を接続したビット出力端
群とを具備したものである。

〔作用〕

この発明におけるデジタル映像信号処理回路は、入力
映像信号の映像情報部分における負極同期信号部分と誤
検知される可能性のある部分の検出および代替値への置
換えを、一個のNORゲートと一個のORゲートによって行
うようにしたことにより、簡単な構成となり、上記誤検
知の可能性のある部分を高速に検出することを可能とす
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図において、（21）は入力映像信号（７）のビット入
力端群、（22），（23），（24），（25）は入力映像信
号（７）の最上位ビット入力端、第２位ビット入力端、
第３位ビット入力端、最下位ビット入力端である。（2
6），（27），（28）（29）は入力映像信号（７）の最
上位ビット入力信号、第２位ビット入力信号、第３位ビ
ット入力信号、最下位ビット入力信号である。

（31）は出力映像信号（14）のビット出力端群、（3
2），（33），（34），（35）は出力映像信号（14）の
最上位ビット出力端、第２位ビット出力端、第３位ビッ
ト出力端、最下位ビット出力端である。（36），（3
7），（38），（39）は出力映像信号（14）の最下位ビ
ット出力信号、第２位ビット出力信号、第３位ビット出
力信号、最下位ビット出力信号である。

（40）は最上位ビット入力端（22）と第２位ビット入
力端（23）を入力端に接続したNORゲート、（41）はNOR
ゲート（40）の出力端と第２位ビット入力端（23）を入
力端に接続し、出力端を上記第２ビット出力端に接続し
たORゲートである。

なお、上記第２位ビット出力端を除く他の最上位ビッ
ト出力端および第３位ビット出力端から最下位ビット出
力端には、最上位ビット入力端および第３位ビット入力
端から最下位ビット入力端を接続している。ただし第１
図において、最下位ビットを除く第４位ビット以下の入
出力については図示を省略してある。

次に上記実施例の動作について説明する。入力映像信
号（７）のNTSCの輝度信号とし、ビット数８のデジタル
信号の形で処理を行うとすれば、同期信号先端から白ピ
ークまで十進数で０から255まで256階調の値をとる。こ
のとき、NTSC規格によれば、ペデスタルレベルは十進数
で73となる。

第１図において、NORゲート（40）のNOR出力（42）は
最上位ビット入力信号（26）と第２位ビット入力信号
（27）がともにＬの場合にのみＨとなる。これは上記８
ビットのデジタル信号では、十進数で63以下であること
の検出を意味する。この63という値は、上記ペデスタル
レベル73より10階調低い値であるが、同期信号先端から
白ピークまでの階調数256に対し約４％の割合であり、
ほぼぺデスタルレベルとみなせる。負極同期信号部分の
検出基準は上記63より低い値に設定しておけばよい。こ
のようにしてペデスタルレベル以下と判断された部分に
対して代替値を作成し置き換える。

この発明では代替値を入力映像信号（７）の値に64を
加算することによって作成する。上記のように最上位ビ
ツト入力信号（26）と第２位ビット入力信号（27）がと
もにＬのとき入力映像信号（７）の値に64を加算するに
は、第２位ビット出力信号（37）のみを強制的にＨにす
ればよく、ORゲート（41）によってNOR（40）の出力（4
2）と第２位ビット入力信号（27）のOR出力をとるだけ
で達成できる。

第２位ビット以外の各ビットについては入力をそのま
ま出力するだけでよい。つまり、最上位ビット出力信号
（36）は最上位ビット入力信号（26）をそのまま出力
し、第３位ビット出力信号（38）以下最下位ビット出力
信号（39）までの各ビットはそれぞれ第３位ビット入力
信号（28）から最下位ビット入力信号（29）までの各ビ
ットの入力信号をそのまま出力する。

以上の演算によって、０から63までの入力信号が64か
ら127の値に置き換わる。

第２図は第１図における入力映像信号（７）と出力映
像信号（14）の一例を示す波形図である。

第２図（ａ）は入力映像信号（７）の一例を表し、映
像情報部分（12）にペデスタルレベルを下回る斜線部分
（43）が生じているものとする。第２図（ｂ）は出力映
像信号（14）の一例を表し、（44）は代替値に置き換わ
った部分である。

なお、上記実施例では、信号の値を置き換える演算に
NORゲート（40）とORゲート（41）を用いたものを示し
たが、第３図はECL論理素子を用いた場合の回路図を示
す。前記第１図と同一部分に同一符号を付して重複説明
を省略した第３図において、（45）はバッファ、（46）
加算点、（47）はプルダウン抵抗、（48）は負電圧源で
ある。

ECL論理素子を用いた場合、OR演算は信号同士を直接
結線して、結線した点、すなわち加算点（46）を負電圧
源（48）にプルダウン抵抗（47）を介して接続するだけ
で行うことができ、上記実施例と同様の効果を奏する。

また、上記実施例では、信号のビット数が８のものを
示したが、ビット数にかかわらず上位２ビットから誤検
知の可能性の部分を検出すること、そのときに第２位ビ
ットをＨにする演算および回路構成は全て同様である。
信号のビット数をｎ（ｎ＝3,4,5,…）とすれば、検出の
基準値は十進数で2^n-2−１、代替値作成のための加算値
は2^n-2と表せる。

〔発明の効果〕

以上のように、この発明によれば、映像情報部分に生
じた負極同期信号と誤検知される可能性のある部分の検
出と代替値への置換えを一個のNORゲートと一個のORゲ
ートからなる論理回路を用いて行うように構成したの
で、装置が簡単、かつ安価な構成となり、信号処理を高
速に行うことができる。また、信号のビット数に何ら制
約されることがなく、全て同一の構成であるので、回路
設計が容易であるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデジタル映像信号処
理回路を示すブロック図、第２図はこの発明の一実施例
における入出力映像信号の一例を示す波形図、第３図は
この発明の他の実施例を示すブロック図、第４図は従来
のデジタル映像信号処理回路を示すブロック図、第５図
は第４図における入出力映像信号の波形図である。 図において、（７）は入力映像信号、（14）は出力映像
信号、（21）はビット入力端群、（22）〜（25）は最上
位〜最下位ビット入力端、（31）はビット出力端群、
（32）〜（35）は最上位〜最下位ビット出力端、（40）
はNORゲート、（41）はORゲートである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力映像信号の最上位ビット入力端から最
   下位ビット入力端をそれぞれ別個独立に有するビット入
   力端群と、 前記最上位ビット入力端と第２位ビット入力端を入力端
   に接続したNORゲートと、 このNORゲートの出力端と前記第２位ビット入力端を入
   力端に接続したORゲートと、 このORゲートの出力端を第２位ビット出力端に接続し他
   の最上位ビット出力端および第３位ビット出力端から最
   下位ビット出力端に前記最上位ビット入力端および第３
   位ビット入力端から最下位ビット入力端を接続したビッ
   ト出力端群とを備えたデジタル映像信号処理回路。