JPS63299545A

JPS63299545A - 定形デ−タ検出回路

Info

Publication number: JPS63299545A
Application number: JP62133753A
Authority: JP
Inventors: Hiroyuki Moromoto; 洋幸諸本; Hiroshi Matsue; 寛史松江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1988-12-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は例えば文字多重放送信号のクロックランイン
信号のように定形化されて送られてくるデータを検出す
る定形データ検出回路に関する。

（従来の技術）文字放送受信装置においては、テレビジョン信号の垂直
同期期間の一部に、文字データを多重化して伝送してい
る。この文字データが多重されているか否を検出するた
めには、垂直同期期間内の所定の水平ラインを抜取り、
この水平ラインに所定の形式で文字多重信号（文字パケ
ット）が存在するか否かを検出すれば良い。

この検出のためには、先ず、文字多重信号の始めの部分
に、クロック同期を得るための基準位相となるクロック
ランイン信号が所定の形式で多重されているので、この
クロックランイン信号の存在を確認すればよい。

上記クロックランイン信号を検出する従来の回路は、第
３図に示すように構成されている。入力端子１０１には
、文字多重信号が重畳される水平ラインの信号が供給さ
れる。勿論この信号は、前段でアナログデジタル変換さ
れている。入力端子１０１の信号は、クロックランイン
信号と同じデータ長のデータ格納容量を持ったシフトレ
ジスタ１０２に導かれる。クロックランイン信号は、４
１５ｆｓｃの間隔で２値化すると通常は０１０１０１・
・・の繰返しデータであり、全ビットがシフトレジスタ
１０２に格納された状態で、演算回路１０３．１０２．
１０４．１０５．１０６により所定のパターンであるか
否かの判別がなされる。

判別結果は、所定パターン検出のときは“０”それ以外
のときは“１”として出力端子１０７に導出される。

第４図は、第３図の回路を更に具体的に示したもので、
対応する部分には同じ符号を付している。

演算回路１０３〜１０６は、それぞれ、クロックランイ
ン信号が所定のパターンで格納された場合、シフトレジ
スタの各ビット出力を同じ符号にするためのインバータ
ＩＮＬ　、ＩＮ２と、インバータの出力と残りのビット
出力の論理演算を行なうナンド回路ＮＡＮＤとにより構
成されている。また演算回路１０７は、各演算回路１０
３〜１０６の出力の論理和を取るオア回路ＯＲにより構
成されている。

（発明が解決しようとする問題点）上記した従来の訂正データつまりクロックランイン信号
検出回路によると、クロックランイン信号のデータ長さ
と同じ個数の演算回路が必要である。たとえばｍ４図に
示したように、１０１０”のパターンが４回連続して送
られて来る信号の場合、演算回路は５８索子が必要であ
る。クロックランイン信号の長さを大きくすればそれだ
け素子数が多くなり、価格の増大につながる。

そこでこの発明は、クロックランイン信号のような定形
データのパターンを検出する回路を、簡単な構成で実現
できる定形データ検出回路を提供することを目的とする
。

［発明の構成］（問題点を解決するための手段）この発明は、所定のパターンで繰返して送られてくる定
形データが入力端子に供給され、少なくとも前記繰返し
周期の最小単位を格納する第１のレジスタと、この第１
のレジスタに格納されたデータパターンが所定のパター
ンであるか否かを判別した判別データを０または１の２
値で出力する第１の演算回路と、前記演算回路の出力が
供給され、少なくとも前記定形データの最小単位の繰返
し数と同じ段数の第２のシフトレジスタと、前記第２の
シフトレジスタに格納された所定の各段のデータが全て
同じ値か否かを判別した出力を得る第２の演算回路とを
備えるものである。

（作用）上記の手段により、最小単位のパターンは前段の第１の
シフトレジスタと第１の演算回路で検出され、各最小単
位のパターンが全て同じで有ったか否かは後段の第２の
シフトレジスタと第２の演算回路で検出される。従って
、初段部は最小パターンを検出するだけのビット処理で
よく、また後段部は少なくとも繰返し回数分のビットの
演算処理で良いことになり、従来に比べて格段と構成素
子数が低減されることになる。

（実施例）以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、入力端子１１には
、文字多重信号が重畳される水平ラインの信号が、前段
でアナログデジタル変換され供給される。この信号は、
定形データ例えばクロックランイン信号繰返し周期の少
なくとも１周期（最小単位）分のビット段数を有したシ
フトレジスタ１２に供給される。このシフトレジスタ１
２の各ビットは、演算回路１３に導かれる。この演算回
路１３は、最小単位のパターンが所定のパターンである
ことを検出すると、“０”を出力しそれ以外であると“
１“を出力する。

上記演算回路１３の出力は、定形データの連続繰返し回
数と同じ段数のシフトレジスタ１４に供給される。この
シフトレジスタ１４の各ビット出力は、演算回路１５に
供給される。この演算回路１５は、シフトレジスタ１４
の各ビットが全て同じ値“１”であるときのみ、“１″
を出力し、クロックランイン信号が検出されたことを判
別出力として出力端子１６に導出する。これ以外のとき
は“０“を出力する。

従って上記の検出回路によれば、従来のようにクロック
ランイン信号の全ビットを一旦レジスタに格納して全て
を演算回路で判別する必要がなく、構成を格段と簡単に
することができる。

第２図は第１図の回路を更に具体的に示した例である。

従って対応する部分には同じ符号を付している。前段の
シフトレジスタ１２は例えば４段であり、後段のシフト
レジスタ１４は１３段のものを示している。定形データ
としては０１０１を４回繰返すものを想定している。演
算回路１３は、シフトレジスタ１２の各ビットに１つお
きに接続されたインバータＩＮＩ　、ＩＮ２と、これら
インバータＩＮ１、ＩＮ２の出力と残りのビットの出力
が導入されるナンド回路ＮＡＮＤから構成されている。

また演算回路１５は、シフトレジスタ１４の所定ビット
つまり、４回の周期に対応するビットが導入されるオア
回路０１？により構成されている。このように構成され
た検出回路によれば、４ビツトを１周期として４周期の
定形データのパターンが判別され、このパターンが所定
のパターン（０１０１・・・の繰返し）であれば、出力
端子１６から“Ｏ“の出力が得られ、これ以外であれば
“１゛の出力が得られる。

第２図の回路において、素子数を最小にする条件を考え
てみる。

まず０１０１のパターンを４回判定するためには、前段
シフトレジスタの段数をｎ段、後段シフトレジスタの出
力線をｍ本とするとｎ　Ｘｍ−１６演算部の素子数を計算すると次のようになる。素子数を
ＭとするとＭ　−（ｎＸ２）　＋　（ｎ／２　Ｘ２）　＋（ｍＸ２
）　＋２−３ｎ＋２ｍ＋２一３ｎ＋　（３２／ｎ）　＋２Ｍを最小とするｎは正の偶数でなければならないから、
これを考慮すると、ｎ−４となり、これが最小の素子数で実現できる値とな
る。従来の第４図の回路によると素子数５８を必要とし
たのに対して本発明によると２２素子つまり半分以下の
素子数で実現可能である。なお素子数の計算には次の値
を用いた、ナンド回路・・・入力数×２、インバータ・・・２、ア
ンド回路、オア回路・・・入力数×２＋２、シフトレジ
スタ・・・段数×１０゜［発明の効果］以上説明したようにこの発明によると、定形のデータを
簡単な（１カ成で検出できる定形データ検出回路を提９
％することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の具体例を示す回路図、第３図は従来のクロ
ックランイン信号検出回路を示す図、第４図は第３図の
回路の具体例を示す回路図である。１２．１４・・・シフトレジスタ、１３．１５・・・演
算回路。第２図　　　　　１６″

Claims

【特許請求の範囲】所定のパターンで繰返して送られてくる定形データが入
力端子に供給され、少なくとも前記繰返し周期の最小単
位を格納する第１のレジスタと、この第１のレジスタに
格納されたデータパターンが所定のパターンであるか否
かを判別した判別データを０または１の２値で出力する
第１の演算回路と、前記演算回路の出力が供給され、少なくとも前記定形デ
ータの最小単位の繰返し数と同じ段数の第２のシフトレ
ジスタと、前記第２のシフトレジスタに格納された所定段のデータ
が全て同じ値か否かを判別した出力を得る第２の演算回
路とを具備したことを特徴とする定形データ検出回路。