JP2773361B2

JP2773361B2 - ダイナミックｒａｍの読み出し回路

Info

Publication number: JP2773361B2
Application number: JP2053429A
Authority: JP
Inventors: 寛行山内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-03-06
Filing date: 1990-03-05
Publication date: 1998-07-09
Anticipated expiration: 2013-07-09
Also published as: JPH0322290A

Description

【発明の詳細な説明】産業上の利用分野本発明は、ダイナミックRAMの読み出し回路に関する
ものである。

従来の技術従来のダイナミックRAMの読み出し回路を第８図
（ａ）を用いて説明する。第８図（ａ）において、１、
２はメモリセル３が接続されている第１、第２ビット線
である。４はセンスアンプ回路であり第８図（ｂ）に示
す回路を用いている。５はプリチャージ電源、６はプリ
チャージスイッチ、７はイコライズスイッチ、８はコラ
ムデコードスイッチ、９は入出力線対、10はワード線で
ある。従来は、上記のような構成において以下の順序で
読み出しを行っていた。

（１）プリチャージスイッチ６、イコライズスイッチ７
をオンにして各ビット線１、２をプリチャージ電源５に
接続する。

（２）プリチャージスイッチ６、イコライズスイッチ７
をオフにして各ビット線１、２をプリチャージ電源５か
ら切り離す。

（３）ワード線10を１本選択してメモリセル３と各ビッ
ト線１または２とを電気的に接続する。

（４）センスアンプ４を活性化して各ビット線１、２の
信号を増幅する。

（５）コラムデコードスイッチ８を選択し、入出力線対
９にデータを出力する。

発明が解決しようとする課題しかしながら、ダイナミックRAMの高密度化に伴な
い、ビット線間隔が狭くなり、隣接ビット線間の結合容
量が増加する傾向にある。そのため現在、最高の高集
積、高密度DRAMである16M−bitDRAMあるいは64M−bitDR
AMでは、その結合容量のために、隣接ビット線から受け
るノイズ量が、全体のメモリセルからの読み出し信号の
40％程度にもなるといわれている。具体的には、第９図
に示す様にメモリセル３からビット線１または１′,1″
に読み出される信号△Ｖが100mVだとするとリファレン
ス電位をもつ隣接ビット線２または２′,2″が受けるノ
イズの量は40mV程度となり、読み出される信号△Ｖがそ
の分減少し、例えばビット線対１−２の場合だと実効的
には △V₁＝（△V_S1−△V_N1）＝100mV−40mV＝60mVになる。

又ビット線対１′−２′の場合だと △V₂＝（△V_S2＋△V_N2）＝100mV＋40mV＝140mVになる。

又ビット線対１″−２″の場合だと △V₃＝（△V_S3−△V_N3）＝−（100mV−40mV）＝−60mV
になる。

そのためビット線対１−２と１″−２″に接続されて
いるセンスアンプ４の動作マージンが減少するという問
題点がある。さらに、第10図に示すようにセンスアンプ
４を活性化すると、先に説明した干渉ノイズの影響によ
りビット線対１−２間の電位差△Ｖが、各ビット線対１
−２または１′−２′あるいは１″−２″で大きく異な
っているため、△Ｖがもともと大きかったビット線対
１′−２′は、より速く増幅されるが、△Ｖが小さくな
っていたビット線対１−２または１″−２″はより増幅
が遅れることになる。そのため、増幅が遅れたビット線
対１−２または１″−２″は、速く増幅された隣接ビッ
ト線対１′−２′からの干渉ノイズの影響でますます増
幅が遅くなることにより、アクセス時間の大幅な遅れ、
又誤動作をひき起すという問題点がある。以上の問題点
は、今後、高集積・高密度化されたダイナミックRAMの
読み出し回路でますます重要になると考えられる。本発
明は、上述の問題点に鑑みて試されたもので、ビット線
間の干渉ノイズの影響を抑制し、誤動作をなくすことが
できるダイナミックRAMの読み出し回路を提供すること
を目的とする。

課題を解決するための手段本発明は、上述の課題を解決するため、リファレンス
側の各ビット線をメモリセルの読み出し時には、一時的
に大きな容量を付加しておく、又は電源に接続しておく
ことによりリファレンス側のビット線の電位ノイズによ
る変動を抑制するダイナミックRAMの読み出し回路であ
る。具体的手段の一例としては、メモリセルに結合を有
する第１のビット線と、そのビット線と電気的に相補関
係にある第２のビット線とで対をなす複数のビット線対
において、それらの各ビット線対の前記第１のビット線
間にそれぞれ第１の信号線で制御される第１の半導体ス
イッチを接続し、同様に前記第２のビット線間にもそれ
ぞれ第２の信号線で制御される第２の半導体スイッチを
接続するという構成を備えたものである。

作用本発明は、上述の構成によって第１のビット線に信号
△Ｖが読み出される場合には、前記第１のビット線のリ
ファレンスになる第２のビット線は、第２の信号線で制
御される第２の半導体スイッチをオンにすることで全て
の第２のビット線に大きな付加容量あるいは電源線に接
続することができるため、隣接ビット線つまり第１のビ
ット線から受けるノイズの影響は、各第２のビット線に
おいて抑制され、センスアンプを活性化した時に、増幅
が大きく遅れるビット線対は少なくなり、誤動作を少な
くできる。そのため、センスアンプを活性化した時の隣
接ビット線からのノイズの影響も又、抑制できる。

実施例第１図、第２図、第４図、第６図、第７図に本発明の
実施例におけるダイナミックRAMの読み出し回路の回路
図を示す。なお、第１図、第２図、第４図、第６図、第
７図に示す本発明の実施例の回路は基本的には、第８図
に示した従来の回路と同じ構成であるので同一構成部分
には、同一番号を付して詳細な説明は省略する。

（実施例１）第１図，第２図に示す本発明の第１の実施例のダイナ
ミックRAMの読み出し回路の構成と動作を説明する。第
１図，第２図において、12,13は、ダミーの第1,第２の
ビット線でこのビット線の配置の目的は、隣接ビット線
間容量を、複数の第1,第２のビット線の中で同一にする
ため、つまり、最も端に配置されたビット線だけ隣接ビ
ット線間容量が小さくならないようにするためのもので
ある。本実施例においては、このダミーの第1,第２のビ
ット線を、前記電源５または前記付加容量11を設ける度
に配置している。第１図，第２図は、その１部分を概略
図として示したものである。第１の信号線20、第２の信
号線30がそれぞれビット線対をイコライズするための第
１の半導体スイッチ21、第２の半導体スイッチ31を制御
するようになっている以外は従来例と同じである。本実
施例の場合の読み出し方法を第３図に示すタイミングチ
ャートを用いて説明する。

（１）ｔ＝T₀時においてプリチャージスイッチ６、第
１、第２の半導体スイッチ21、31をオンにして各ビット
線１、２をプリチャージ電源５に接続する。

（２）ｔ−T₁時においてプリチャージスイッチ６と、ワ
ード線10により選択されるメモリセル３が接続されてい
る方のビット線１に接続されている半導体スイッチ21の
みオフにして、そのビット線１をプリチャージ電源５か
ら切り離す。

（３）ｔ＝T₂時においてワード線10を１本選択し、メモ
リセル３とビット線１とを電気的に接続する。

（４）ｔ＝T₃時において（２）においてオンしたままの
方の半導体スイッチ31もオフにして、ビット線２を大き
な負荷容量11あるいはプリチャージ電源５から切り離
す。

（５）ｔ＝T₄時においてセンスアンプ４を活性化し、ビ
ット線１または２の信号を増幅する。

（６）ｔ＝T₅時においてコラムデコードスイッチ８を選
択し、入出力線対９にデータを出力する。

リファレンス側の各ビット線１または２は、すべて接
続されており、リファレンス側の各ビット線が隣接ビッ
ト線から受ける影響は選択される複数のメモリセル３の
読み出しが“0"読み出し、“1"読み出しが混在するた
め、一部相殺される可能性が大きい。又、もし相殺され
る量が少なかったとしてもリファレンス側の各ビット線
の電位はすべて共通で同電位であるため、各ビット線対
が受けるノイズの量は同じであると考えられる。又、何
よりも大きな負荷容量11あるいはプリチャージ電源５が
接続されているため、そのノイズによりビット線電位が
変動する量は極めて小さいと考えられセンスアンプ４を
活性化した時に、増幅が大きく遅れるビット線対１、２
がなくなり、それだけ隣接ビット線からのノイズに対し
ても強くなる。ここで複数の第１、第２の半導体スイッ
チの各totalの直列オン抵抗R_ONは最悪の場合、つまり、
電源５又は容量11から最も離れている位置に配置された
ビット線までの直列抵抗のオン抵抗R_ONは前記ノイズをP
_secの間に電源５又は容量11に吸収してしまうために
は、次式で導かれる関係から以下のようになる。

R_ON＝T/C＝10⁵〔Ω〕 C:ノイズの量が、ビット線電荷の25％とすると50fF T:5n sec つまり本実施例ではこの値は充分、実現可能な値であ
る。以上のダイナミックRAMの読み出し回路により、従
来問題であったリファレンス側の各ビット線の電位がそ
の隣接ビット線に読み出される電化により変動し、各ビ
ット線対間の電位差が小さくなるという現象は起りにく
くなる。

（実施例２）第４図に示す本発明の第２の実施例のダイナミックRA
Mの読み出し回路の構成と動作を説明する。第１の信号
線20、第２の信号線30がそれぞれビット線対をプリチャ
ージ電源５に接続するための第１の半導体スイッチ21、
第２の半導体スイッチ31を制御するようになっている以
外は従来例と同じである。この実施例の場合、以下の順
序で読み出しを行う。タイミングチャートは、第５図に
示す。

（１）ｔ＝T₀時でイコライズスイッチ７、第１、第２の
半導体スイッチ21、31をオンにして各ビット線１、２を
プリチャージ電源５に接続する。

（２）ｔ＝T₁時でイコライズスイッチ７とワード線10に
より選択されるメモリセル３が接続されている方のビッ
ト線１に接続されている半導体スイッチ21のみオフにし
てそのビット線のみをプリチャージ電源５から切り離
す。

（３）ｔ＝T₂時でワード線10を１本選択し、メモリセル
３とビット線１または２とを電気的に接続する。

（４）ｔ＝T₃時で（２）においてオンしたままの方の半
導体スイッチ31もオフにして、ビット線２をプリチャー
ジ電源５から切り離す。

（５）ｔ＝T₄時でセンスアンプ４を活性化し、ビット線
１または２の信号を増幅する。

（６）ｔ＝T₅時でコラムデコードスイッチ８を選択し、
入出力線対９にデータを出力する。

リファレンス側のビット線はすべてプリチャージ電源
５に接続されたままである。このため、当然センスアン
プ４を活性化した時に、増幅が大きく遅れるビット線も
なくなり隣接ビット線対からのノイズに対して強くな
る。以上のダイナミックRAMの読み出し回路により、従
来問題であったリファレンス側のビット線の電位が隣接
ビット線に読み出される電圧により変動することはな
い。

（実施例３）次に、第６図に示す本発明の第３の実施例のダイナミ
ックRAMの読み出し回路の構成と動作を説明する。第１
の信号線20、第２の信号線30がそれぞれビット線対を入
出力線対９に接続するための第１の半導体スイッチ21、
第２の半導体スイッチ31を制御するようになっている以
外は、従来例と同じである。この実施例の場合、以下の
順序で読み出しを行う。タイミングチャートは、第５図
に示すものと基本的には同じなのでそれを用いて説明す
る。

（１）ｔ＝T₀時でイコライズスイッチ７、プリチャージ
スイッチ６、第１、第２の半導体スイッチ21、31をオン
にして各ビット線１、２、入出力線対９をプリチャージ
電源５に接続する。

（２）ｔ＝T₁時でイコライズスイッチ７、プリチャージ
スイッチ６と、ワード線10により選択されるメモリセル
３が接続されている方のビット線１に接続されている半
導体スイッチ21をオフにしてそのビット線のみを入出力
線対９から切り離す。

（３）ｔ＝T₂時でワード線10を１本に選択し、メモリセ
ル３とビット線とを電気的に接続する。

（４）ｔ＝T₃時で（２）においてオンにしたままの方の
半導体スイッチ31もオフにして、ビット線２を入出力線
対９から切り離す。

（６）ｔ＝T₅時でコラムアドレスに応じて第１、第２の
半導体スイッチ21、31を選択し、入出力線対９にデータ
を出力する。

リファレンス側のビット線はすべて入出力線９を通し
て接続されているため、リファレンス側のビット線が隣
接ビット線から受ける影響は、第１の実施例と同じ理由
で小さくなるし、さらに、この実施例の場合は、入出力
線９の配線容量分、大きくなるため、隣接ビット線から
受ける影響は小さくなる。以上のダイナミックRAMの読
み出し回路により、従来問題であったリファレンス側の
ビット線の電位が隣接ビット線に読み出される電圧によ
り変動し、ビット線対間の電位差が小さくなるという現
象は、起りにくくなる。

（実施例４）次に、第７図に示す本発明の第４の実施例のダイナミ
ックRAMの読み出し回路の構成と動作を説明する。セン
スアンプ４をはさむように、右側に第３、第４の半導体
スイッチ41、51により接続されたビット線対１、２、左
側にも同じように、第１、第２の半導体スイッチ21、31
により接続されたビット線対１、２が設けられたこと以
外は従来例と同じである。この実施例の場合、以下の順
序で読み出しを行う。タイミングチャートは第５図と基
本的に同じなのでその図を用いて説明する。

（１）ｔ＝T₀時でイコライズスイッチ７、プリチャージ
スイッチ６、第１、第２、第３、第４の半導体スイッチ
21、31、41、51をオンにして各ビット線１、２をプリチ
ャージ電源５に接続する。

（２）ｔ＝T₁時でイコライズスイッチ７、プリチャージ
スイッチ６と、ワード線10により選択されるメモリセル
３が接続されているビット線と、それとはセンスアンプ
４をはさんで反対側に配置されているビット線と前記セ
ンスアンプを電気的に接続する半導体スイッチ21、41、
あるいは31、51のみをオフにして選択されるセルが接続
されるビット線の付加容量を減らす。

（３）ｔ＝T₂時でワード線10を１本選択し、メモリセル
３とビット線とを電気的に接続する。

（４）ｔ＝T₃時で（２）においてオンにしたままの半導
体スイッチをすべてオフにして、センスアンプ４からビ
ット線をすべて切り離す。

（５）ｔ＝T₄時で、センスアンプ４を活性化し、増幅が
完了したところで、ビット線と再度接続する。

リファレンス側のビット線は、センスアンプ４をはさ
んで反対側のビット線と接続されたままになっているの
で、その分容量が大きく隣接ビット線から受ける影響に
対して変動は少ない。さらに、この構成の場合、センス
アンプを活性化する時には、すべてのビット線は、セン
スアンプ４から切り離すことができるため、隣接ビット
線から受ける影響は極めて小さいと考えられる。今後、
高密度化により、隣接ビット線間容量がビット線自体の
総容量にしめる割合が増加し、隣接ビット線間のノイズ
の影響が懸念されるなか、この問題を解決する最善の方
法だと考えられる。以上のダイナミックRAMの読み出し
回路により、従来問題であったリファレンス側のビット
線の電位が隣接ビット線に読み出される電圧により変動
し、ビット線対間の電位差が小さくなるという現象は起
りにくくなる。

発明の効果以上の説明から明らかなように本発明によれば、ビッ
ト線間隔がダイナミックRAMの高密度化により極めて狭
くなり、隣接ビット線間容量がビット線自体の総容量に
対して占める割合が大きくなることで問題となる隣接ビ
ット線からのノイズの影響を、簡単な信号線の追加と制
御方法の変更のみで抑制できその実用的効果は大きい。

【図面の簡単な説明】

第１図、及び第２図は本発明の第１の実施例におけるダ
イナミックRAMの読み出し回路の回路図、第３図は本発
明の第１の実施例のタイミングチャート図、第４図は本
発明の第２の実施例におけるダイナミックRAMの読み出
し回路図、第５図は本発明の第２の実施例のタイミング
チャート図、第６図は本発明の第３の実施例におけるダ
イナミックRAMの読み出し回路図、第７図は本発明の第
４の実施例におけるダイナミックRAMの読み出し回路
図、第８図は従来のダイナミックRAMの読み出し回路
図、第９図、及び第10図は従来のダイナミックRAMの読
み出し回路の動作説明図である。 1,1′,1″……第１のビット線、2,2′,2″……第２のビ
ット線、３……メモリセル、４……センスアンプ、11…
…負荷容量、20……第１の信号線、21……第１の半導体
スイッチ、30……第２の信号線、31……第２の半導体ス
イッチ、40……第３の信号線、41……第３の半導体スイ
ッチ、50……第４の信号線、51……第４の半導体スイッ
チ。

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルに結合を有する第１のビット線
とそのビット線と電気的に相補関係にある第２のビット
線とで対をなす複数のビット線対において、それらの各
ビット線対の前記第１のビット線間にそれぞれ第１の信
号線で制御される第１の半導体スイッチを接続し、同様
に前記第２のビット線間にもそれぞれ第２の信号線で制
御される第２の半導体スイッチを接続したことを特徴と
するダイナミックRAMの読み出し回路。
【請求項２】第１の半導体スイッチ、第２の半導体スイ
ッチを介して並列接続された前記複数の第１のビット
線、又は前記複数の第２のビット線それぞれに、前記第
１、第２の半導体スイッチと同様に制御されるスイッチ
を介して、ビット線容量に比較して充分大きな容量値を
もつ負荷容量を接続したことを特徴とする特許請求の範
囲第１項記載のダイナミックRAMの読み出し回路。
【請求項３】第１の半導体スイッチ、第２の半導体スイ
ッチを介して並列接続された前記複数の第１のビット
線、又は前記複数の第２のビット線それぞれに、前記第
１、第２の半導体スイッチと同様に制御されるスイッチ
を介して、電源線を接続したことを特徴とする特許請求
の範囲第１項記載のダイナミックRAMの読み出し回路。
【請求項４】ビット線のイコライズのタイミング時に
は、第１の信号線、第２の信号線を用いて、第１の半導
体スイッチ、第２の半導体スイッチをオンにし、ワード
線を選択してメモリセルを読み出すタイミング時には、
選択される前記メモリセルが接続されている側のビット
線に接続されている半導体スイッチのみ第１又は第２の
信号線を用いてオフにして、センスアンプ回路を活性化
するタイミングには、第１又は第２の信号線を用いて、
第１、第２の両方の半導体スイッチをオフにすることを
特徴とする特許請求の範囲第１項記載のダイナミックRA
Mの読み出し回路。
【請求項５】メモリセルに結合を有する第１のビット線
とそのビット線と電気的に相補関係にある第２のビット
線とをそれぞれ、第１の信号線で制御される第１の半導
体スイッチと第２の信号線で制御される第２の半導体ス
イッチによりセンスアンプ回路に接続し、そのセンスア
ンプ回路をはさんで反対側に第３のビット線とそのビッ
ト線と電気的に相補関係にある第４のビット線をそれぞ
れ、第３の信号線で制御される第３の半導体スイッチと
第４の信号線で制御される第４の半導体スイッチにより
前記センスアンプ回路に接続し、前記第１、第２、第
３、第４のビット線のイコライズのタイミング時には、
第１、第２、第３、第４の信号線を用いて、前記第１、
第２、第３、第４の半導体スイッチをオンにし、ワード
線を選択して前記メモリセルを読み出すタイミング時に
は、選択される前記メモリセルが接続されているビット
線とセンスアンプをはさんで反対側に配置されている側
のビット線と前記センスアンプを電気的に接続する半導
体スイッチのみオフにすることを特徴とするダイナミッ
クRAMの読み出し回路。