JPH11510285A - メモリインタフェースユニット、共有メモリスイッチシステムおよび関連の方法 - Google Patents

Abstract

(57)【要約】 メモリインタフェースユニットは：バスインタフェースユニットと；デジタルメモリへ、またはデジタルメモリから移動中の複数のデータバーストサブセットを記憶し得るバッファと；バスインタフェースユニットへ、またはバスインタフェースユニットからデータを転送するための外部アクセス可能なマスタデータ経路と、バッファへの、またはバッファからのデータの転送のための外部アクセス可能なスレーブデータ経路と、バスインタフェースユニットとバッファとの間でのデータの転送のための直接データ経路とを含むスイッチとを含む。

Description

【発明の詳細な説明】 メモリインタフェースユニット、 共有メモリスイッチシステム および関連の方法 発明の背景 １．発明の分野 この発明は一般にメモリインタフェースシステムに関し、より特定的には、マ ルチプロセッサシステムおよび通信における交換のような適用例のための、複数 の装置による共有メモリへのアクセスを与えおよび調停するための方法および装 置に関する。 ２．関連技術の説明 共有メモリは、複数のプロセス間でのデータ伝送を容易にするために用いられ る。通常の共有メモリ実現例は、複数のポートの使用を伴う。各ポートが異なる 外部装置に共有メモリアクセスを与えてもよい。異なる装置は、データを送る、 異なるプロセスの制御または実行に関連してもよい。 他のポートによる共有メモリアクセスによって大きく影響されない、共有メモ リへのアクセスを、各ポートに与えるために、共有メモリへの経路は通常は個々 のポートの帯域幅の総和に近い帯域幅で設計される。これにより、たとえ複数の ポートが共有メモリへのアクセスを求めても、共有メモリにアクセスすることに おいていずれのポートも大きな遅延を被らないほど経路のデータ伝搬能力が十分 大きいことが保証される。一般に、これは２つの方法のうちの１つ、またはそれ らの何らかの組合せで達成される。第１に、共有メモリアクセス時間は、個々の ポートに対するデータ転送時間よりもはるかに高速であるよう設計すればよい。 第２に、共有メモリへの経路幅が、個々のポートの経路幅よりもはるかに大きい ように設計されてもよい。 第１のアプローチは、各ポートに、データが共有メモリから読出されまたはそ こに書込まれ得るタイムスロットを割当てることである。各ポートに対し、割当 てられるタイムスロットは、ポートを通してデータを転送するのに必要な実際の 時間よりも短い。したがって、データはその転送中にポートと共有メモリとの間 で一時的にバッファされる。普通は、ポートのタイムスロットの長さは、共有メ モリへのアクセスを共有する装置の数に反比例する。特定のポートを用いる装置 は、そのポートに対して割当てられたタイムスロットの間のみメモリへのアクセ スを得ることができる。データは、タイムスロットとタイムスロットとの間では バッファされる。このアプローチには欠点があった。たとえば、このアプローチ は、メモリアクセス時間がポートのデータ転送時間よりもかなり短いことを必要 とする。しかしながら、ポートと共有メモリとに対するデータ転送速度間におい てそのような不一致を有することは非実用的であることがしばしばある。 第２のアプローチも、各ポートにタイムスロットを割当てることを伴う。たと えば、共有メモリへの書込みは、それぞれのポートで受信された複数のデータワ ードを一時的にバッファし、次いで、それらを、そのポートに対して指定される タイムスロットの間に、すべて１つのメモリアクセスサイクルで、幅の広いメモ リ経路上でメモリに与えることを伴う。逆に、共有メモリからの読出しは、複数 のワードを、それぞれのポートに対して指定されるタイムスロットの間に、すべ て１つのメモリアクセスサイクルで、幅の広い経路上で与えることと、メモリか ら読出されたワードを一時的にバッファすることと、次いでそのワードをポート を通して転送することとを伴う。この第２のアプローチは、データワードがそれ ぞれのポートを通してマルチワードバーストで通信されるバーストモードシステ ムに特によく適合する。バースト全体が、メモリアクセスバッファに一時的に記 憶され、次いで１つのメモリアクセスサイクル中に共有メモリへのそのような広 帯域幅経路を通して書込みまたは読出しされるだろう。適当に大きい帯域幅を有 する経路を設けることによって、各ポートは、他のポートを通るデータ転送によ って妨害されない、共有メモリへの排他的アクセスを有するように見えるように されるだろう。 図１の例示的ブロック図は、ワード幅ｍを各々が有するｋ個のポートが共通の メモリを等しく共有するマルチポートメモリシステムのこれまでの実現例を示す 。各バーストはｋ個のワードを含む。ｋ個のメモリアクセスバッファはｋ個のｍ ビットワードを各々有し得る。各バッファはｋ×ｍライン幅の経路によって共有 メモリに接続される。共有メモリはｋ×ｍビット幅である。 図２の例示的な図は、図１のそれのような通常のマルチポートメモリシステム において用いられるデータフォーマットを示す。共有メモリへのデータの転送中 、ｍビットワードからなるｋワードのバーストがポートを通過する。このバース ト全体は１つのメモリアクセスバッファに短時間記憶される。次いで、所定のタ イムスロット中に、バーストのｋ個のワードすべては、バッファから同時に転送 され、ｋ×ｍ経路上で共有メモリに書込まれる。共有メモリからのデータの転送 中は、ｋ個のワードが別の所定のタイムスロット中に共有メモリから読出されて １つのメモリアクセスバッファに転送される。次いで、バッファされたデータは 、そのバッファに関連するポートを通って転送される。 最初にバーストを入力したポートは、バーストを出力するポートと異なっても よい。バーストが入力ポートから出力ポートに送られ得るよう、共有メモリはバ ーストを一時的に記憶する。したがって、図１のシステムはポート間でデータを 送るのに用いられ得る。 より特定的には、たとえば、メモリ書込み動作において、それぞれのポートを 通して受信されたｋ個のｍビットワードは、そのポートに割当てられたメモリア クセスバッファによってバッファされる。続いて、そのメモリアクセスバッファ に対して予約されたタイムスロット中に、割当てられたバッファに記憶されたｋ 個のｍビットワードのすべては、共有されるｋ×ｍビット幅経路上で共有メモリ に同時に書込まれる。同様の態様で、他のバッファの各々は、それら自身の関連 するポートのためにｍビットワードを記憶し得る。各個々のバッファの内容全体 （ｋ個のワードすべて）は、そのバッファに対して予約された個々のタイムスロ ット中に、共有メモリに書込まれ得る。メモリ読出動作は、書込み動作のステッ プが逆になることを除き、同様である。 この従来の実現例の不利な点は、大型マルチポートシステムにおいてバッファ とバスとの間に多数の相互接続ピンが必要となることである。図３は、別の従来 のマルチポート共有メモリシステムを示すブロック図である。使用されるデータ フォーマットは、１ワードに付き７２ビット（６４ビットデータに８ビットパリ ティを加えたもの）の１６ワードのバーストを伴う。共有メモリバスは１１５２ 線幅を有する（１６ワード×７２ビット／ワード）。バスは１６のメモリアクセ スバッファの各々に接続される。各バッファは、バスに接続される１１５２本、 およびポートに接続される７２本を含む、１２２４よりも多いデータピンを必要 とするだろう。残念なことに、バスに接続される１１５２のデータピンは、１６ のバッファすべてと共有メモリとに接続されるバス上で動作する高い駆動能力を 各々必要とするだろう。図３は、バッファピンによって克服されなければならな い例示的バス容量を示す。 したがって、共有メモリへの複数ポートアクセスを与えるための改善されたア ーキテクチャが要求されている。このアーキテクチャは、メモリアクセスバッフ ァのために必要なピンがより少なくあるべきであり、かつバッファピンのための 高い駆動能力を必要とするべきではない。この発明はこれらの要求を満たすもの である。 発明の概要 この発明の１つの局面では、新規なメモリインタフェースユニットが提供され る。それは、バスインタフェースユニットと、デジタルメモリへまたはデジタル メモリから移動中の複数のデータバーストサブセットを記憶し得るバッファとを 含む。スイッチは、バスインタフェースユニットへまたはバスインタフェースユ ニットからデータを転送する、外部からアクセス可能なマスタデータ経路を含む 。外部からアクセス可能なスレーブデータポートは、バッファへまたはバッファ からデータを転送する。直接経路はバスインタフェースユニットとバッファとの 間においてデータを転送する。 図面の簡単な説明 図１は、以前のマルチポート共有メモリシステムのブロック図である。 図２は、図１の以前のシステムにおいて用いられ得るデータフォーマットであ る。 図３は、別の以前のマルチポート共有メモリシステムのブロック図である。 図４は、この発明に従う第１のマルチポート共有メモリシステムの、一般化さ れたブロック図である。 図５は、図４の実施例において用いられるデータフォーマットおよびデータフ ローを示す。 図６は、図４の実施例のメモリアクセスバッファおよび制御論理のより詳細な ブロック図である。 図７は、図６のメモリアクセスバッファのデュアルレジスタ対のひとつのブロ ック図である。 図８は、図６の制御論理とメモリアクセスバッファとの動作を説明するタイミ ング図である。 図９は、図７のデュアルレジスタ対の動作を説明するタイミング図である。 図１０は、この発明に従う非同期転送モード交換機のブロック図である。 図１１は、この発明の現在の好ましい実施例に従う、メモリインタフェースユ ニット（ＭＩＵ）ならびに関連の制御回路およびレジスタを含むスイッチシステ ムのブロック図である。 図１２は、図１１の実施例のデータ線および制御線を示す単純化されたブロッ ク図である。 図１３は、図１１のスイッチシステムの構成可能スイッチの、１つの考えられ る得る構成を示す単純化されたブロック図である。 図１４Ａは、図１１の実施例の構成可能スイッチの信号線および制御線を示す ブロック図である。 図１４Ｂは、２ＭＩＵ実現例においてメモリ書込中にｃ０を生じさせるよう用 いられる、図１４Ａの構成可能スイッチ内における論理ゲートを示すゲートレベ ル論理図である。 図１４Ｃは、２ＭＩＵ実現例においてメモリ読出中にｄ０を生じさせるよう用 いられる、図１４Ａの構成可能スイッチ内における論理ゲートを示すゲートレベ ル論理図である。 図１５は、図１１の実施例の転送バッファの詳細を示す例示的ブロック図であ る。 図１６は、図１５の転送バッファの個々のメモリアクセスバッファの詳細を示 す例示的ブロック図である。 図１７は、この発明の現在の実施例に従う２ＭＩＵシステムのブロック図であ る。 図１８は、２つのＭＩＵ間におけるポートおよびアドレス接続を示す、図１７ の２ＭＩＵシステムを含む、積み重ねられた箱の側面図である。 図１９は、図１７の２ＭＩＵシステムの構成可能スイッチ間における相互接続 を表わすマトリックスである。 図２０は、メモリ書込動作中におけるバーストサブセットの流れを示す、図１ ７の２ＭＩＵシステムの簡略化されたブロック図である。 図２１は、図１７の２ＭＩＵシステムに対するメモリ書込動作中におけるデー タおよび制御信号のタイミングを示すタイミング図である。 図２２は、メモリ読出動作中におけるサブセットの流れを示す、図１７の２Ｍ ＩＵシステムの簡略化されたブロック図である。 図２３は、図１７の２ＭＩＵシステムに対する読出動作に関連するデータおよ び制御信号のタイミングを示すタイミング図である。 図２４は、この発明の現在の実施例に従う４ＭＩＵシステムの簡略化されたブ ロック図である。 図２５は、ＭＩＵ間におけるポートおよびアドレス接続を示す、図２４の４Ｍ ＩＵシステムを含む、積み重ねられた箱の側面図である。 図２６は、図２４の４ＭＩＵシステムのＭＩＵ間における相互接続を表わすマ トリックスである。 図２７は、読出動作中における図２４の４ＭＩＵシステム内のバーストサブセ ットの流れを示す、簡略化されたブロック図である。 図２８は、図２４の４ＭＩＵシステムに対する読出動作に関連するデータおよ び制御信号のタイミングを示すタイミング図である。 図２９は、メモリ書込動作中における図２４の４ＭＩＵシステム内のバースト サブセットの流れを示す、簡略化されたブロック図である。 図３０は、図２４の４ＭＩＵシステムに対する書込動作に関連するデータおよ び制御信号のタイミングを示すタイミング図である。 図３１は、図１１の実施例を用いるスタンドアローンＭＩＵ適用例を示す。 図３２は、図１１の実施例を用いる４ＭＩＵ適用例を示す。 図３３は、図１１の実施例を用いるイーサネットスイッチ適用例を示す。 図３４は、図１１の実施例を用いるＡＴＭアップリンク適用例を伴うイーサネ ットスイッチを示す。 図３５は、図１１の実施例を用いる２ＭＩＵ積み重ね可能スイッチ／ルータを 示す。 図３６は、図１１の実施例を用いる４ＭＩＵ高速イーサネットスイッチを示す 。 図３７は、時分割多重（ＴＤＭ）切換を用いる、図４のスイッチの改良された 実施例を示す。 図３８は、図３７のスイッチの動作を示すタイミング図である。 図３９は、個々のバイトサブセットかスイッチマトリックス複数ビットを介し て１度に伝送されてもよい、図４のスイッチの実施例の例示的な図である。 好ましい実施例の詳細な説明 この発明は、マルチポート共有メモリシステムを実現するための新規な方法お よび装置を含む。以下の説明は、当業者であればこの発明を実施できるように述 べられる。特定の適用例の説明は、例としてのみ与えられる。好ましい実施例に 対するさまざまな変更は当業者には容易に明らかとなり、ここに定義される一般 原理はこの発明の精神および範囲から逸脱することなく他の実施例および適用例 に適用されてもよい。したがって、この発明は、示される実施例に限定されるこ とは意図されず、ここに開示される原理および特徴と整合性のある最も広い範囲 と一致される。 ここで図４を参照すると、この発明に従う第１のマルチポート共有メモリシス テム１８のブロック図が示される。第１のシステム１８は、ｎワードバーストで ｍビットデータワードを各々が入力／出力するｋ個のポート２０の組と、相互接 続マトリックス回路２２と、ｍ個のメモリアクセスバッファ２４の組と、共有メ モリ２６とを含む。ポートは、デジタル情報がデータバスのような外部回路へま たは外部から転送され得る２方向デジタルパスとして働く。ポート構造は、当業 者には周知であり、ここに記載される必要はない。共有メモリ２６内の、破線で 示される特定領域は、バッファ２４に一時的に記憶されるデータのサブセットの ために予約される。 メモリ書込み動作中において、ポート２０は、それに接続される個々の外部装 置（図示せず）からの二進データを転送する。これらのポート２０は受信した二 進データを相互接続マトリックス２２に与え、相互接続マトリックス２２はポー トを介して転送されたデータをメモリアクセスバッファ２４間に分配する。この 実施例において、この分配は、各メモリアクセスバッファ２４がポートの各々に よって転送されるデータのサブセットを受取るようにして達成される。この実施 例では、各バッファ２４は、個々のポートからそのバッファによって受取られた データのすべてをメモリ２６に並列で転送し得る。さらに、そのような個々のポ ートから受取られるデータの並列転送のすべては、１つのメモリアクセスサイク ル中に起こり得る。 メモリ読出し動作は、書込み動作のステップと同様であるが、逆向きである。 つまり、ｎ個のｍビットワードのためのビットは、共有メモリから転送されてメ モリアクセスバッファ２４間に分配される。相互接続マトリックス２２は次いで その分配されたビットを１つのポート２０に与え、それを通して、ｎ個のｍビッ トワードを含むバーストが外部装置（図示せず）に転送される。 次に図５を参照すると、第１のシステム１８において現在用いられる相互接続 マトリックス回路２２とデータフォーマットとデータフローとの詳細を示す図が 示される。各メモリアクセスバッファ２４は、どのポートであれそれを通して転 送されるすべてのデータワードに対して、特定のビット位置を記憶するための専 用となっている。データワードは、データおよびパリティ情報を含んでもよい。 現在の好ましい実施例において、メモリアクセスバッファの総数はワードごとの ビットの総数（ｍ）に等しく、したがって、各バッファに、すべてのワードにお ける１つのビット位置を担わせることができる。たとえば、メモリアクセスバッ ファ２４−１はポート２０−１ないし２０−ｋのいずれかを通して転送される各 ワードのビット１（Ｂ１）を記憶し、メモリアクセスバッファ２４−２はポート ２０−１ないし２０−ｋのいずれかを通して転送される各ワードのビット２（Ｂ ２）を記憶する、というようになる。 図４を再び参照すると、各メモリアクセスバッファ２４−１〜２４−ｍは、ｎ ビットデータ線２８−１〜２８−ｋの組によって共有メモリ２６に接続される。 したがって、異なる序列のビットのｍ個のサブセット（各サブセットはｎ個のビ ットを伴う）が、メモリ２６とバッファ２４との間で同時に転送され得る。この 実施例においては、ｍ個のサブセットの各々に対してｎビットあり、つまり、ｎ ワードのバーストにおけるｎ個のワードの各々に対して１つのビットがある。特 定的には、バーストごとにｎワードありかつワードごとにｍビットある場合、バ ーストごとに序列Ｂ１のｎビットがあり、バーストごとに序列Ｂ２のｎビットが あり、…、バーストごとに序列Ｂｍのｎビットがある。所定の序列のｎビットの すべては、その序列のビットを記憶するために割当てられたバッファに接続され たｎビット線上でメモリ２６に同時に与えられ得る。たとえば、Ｂ１のｎビット のすべては、バッファ２４−１に接続されるｎビット線上に与えられる。これは 、ｍ個のバッファがメモリのアドレスされた位置へまたはその位置から一度にｎ ワードを転送し得ることを意味する。以下に説明されるように、これらの転送さ れるワードのすべては、同じ外部装置で生じ、またはそれを目標とされたもので あろう。 各ポート２０は、相互接続マトリックス２２と外部回路（図示せず）との間で データを所定のフォーマットで転送する。この書類では、「ポートバースト」と は、外部回路へまたはそこからの両方向において１つのポートを介して転送され るデータバーストを意味する。図５に示される現在の実施例においては、ｍビッ トのデータワードは、バッファ２４への転送のためにポートによって相互接続マ トリックス２２へ与えられるであろう。逆に、ｍビットのデータワードは、外部 装置への転送のために相互接続マトリックス２２によってそのようなポートへ与 えられるであろう。データワードフォーマットは、ビットＢ１〜Ｂｍが所定の順 序で与えられるデータワードを各々に対して含む。相互接続マトリックスはそれ らのビットを上述のように分配する。 相互接続マトリックス回路２２は、たとえば、プリント回路基板（ＰＣＢ）、 ワイヤラップ、またははんだ付けワイヤを用いて実現され得る。現在の好ましい 実施例において、相互接続マトリックスはポートとバッファとの間における接続 を与える。以下に説明されるように、たとえば、ポート２０−１を介して転送さ れる各ワード内の各Ｂ１は、マトリックス２２によって、ポート２０−１と関連 付けされたバッファ２４−１の記憶素子に接続され、ポート２０−２を介して転 送される各ワード内の各Ｂ１は、マトリックス２２によって、ポート２０−２と 関連付けされたバッファ２４−１の記憶素子に接続され、…ポート２０−ｋを介 して転送される各ワード内の各Ｂ１は、マトリックス２２によって、ポート２０ −ｋと関連付けされたバッファ２４−１の記憶素子に接続される。 メモリアクセスバッファは、標準論理またはカスタム論理のいずれを用いても 実現され得る。図６〜図９は、メモリアクセスバッファ２４とメモリアクセスバ ッファ２４のうちの１つのデュアルレジスタ対３４との動作を例示し説明する。 図６の例示的ブロック図は、メモリアクセスバッファ２４と、制御論理２９と、 バッファ２４を相互接続マトリックス（図示せず）に接続する直列入力／出力線 ３０と、ｎビット並列入力／出力バス３２とを示す。制御論理２９は、線３０上 の直列Ｉ／Ｏと、バス３２上の並列Ｉ／Ｏとを制御する。制御論理の動作は、図 ８のタイミング図を参照して説明される。 図７を参照して、デュアルｎビットレジスタ対３４のひとつが示される。この 発明の現在の実施例において、各メモリアクセスバッファ２４は図７に示される ようなｋ個のデュアルレジスタ対を含み、バッファ２４ごとに合計して２ｋ個の レジスタがある。各バッファ内の各レジスタ対はポートの１つに関連付けされる 。各レジスタ対は、そのレジスタ対に関連付けされたポートへまたはポートから 転送されるすべてのデータワード内の所定の位置（序列）にあるすべてのビット を記憶するための専用となっている。つまり、それぞれのバッファの各それぞれ のデュアルレジスタ対は、それぞれのポートを介して転送される各データワード からの同じ序列のビットのすべてを記憶し転送する。 たとえば、図５を参照すると、バッファ２４−１内において、デュアルレジス タ対Ｒ_i1は、ポートＰ_i（図示せず）を介して転送される各データワードの（序 列が）第１のビットＢ１を受取って記憶する。バッファ２４−２内において、デ ュアルレジスタ対Ｒ_i2は、ポートＰ_iを介して転送される各ワードの（序列が） 第２のビットＢ２を受取って記憶する。バッファ２４−ｍ内において、デュアル レジスタ対Ｒ_imは、ポートＰ_iを介して転送される各ワードの（序列が）第ｍの ビットＢ_mを受取って記憶する。したがって、たとえば、ポートＰ_iを介して転送 されるすべてのＢ１は、そのポートを介して転送されるデータのサブセットを表 わす。同様に、たとえば、すべてのＢ２は別のサブセットを表わし、すべての Ｂ_mも同様である。 図７を参照して、代表的な１つのメモリアクセスバッファのシフトイン／シフ トアウトレジスタ対の詳細を示す。デュアルレジスタ対３４は、シフトインレジ スタ３６とシフトアウトレジスタ３８とを含む。シフトインレジスタ３６は、ま ずデータのｎビットを記憶し、次いでそれが共有メモリ２６に書込まれるようそ れをメモリバス３２上に並列でアサートする。シフトアウトレジスタは、共有メ モリ２６から読み「出された」ｎビットのデータをメモリバス３２から並列で読 出して記憶する。 シフトインレジスタ３６に記憶されるデータは相互接続マトリックス２２から シフトインレジスタ３６へシリアルにシフトされ、そこからそれはバス３２上に 並列でアサートされて上述のようにメモリ２６に書込まれる。逆に、シフトアウ トレジスタ３８に記憶されるデータはそれがメモリ２６から読出された後バス３ ２からシフトアウトレジスタへ並列で読出され、そこからそれはシフトアウトレ ジスタから相互接続マトリックス２２へシリアルにシフトされる。出力イネーブ ルバッファ４０は、シフトアウトレジスタ３８から相互接続マトリックス２２へ のデータの直列転送を制御する。 図８を参照すると、図４〜図６のメモリアクセスバッファ２４−１〜２４−ｍ のためのタイミング図が示される。図８のタイミング図は、各ポートが３２ワー ドのバーストサイズ（ｎ＝３２）を有する３２ポートシステム（ｋ＝３２）のた めのタイミングを示す。したがって、ｎ＝ｋである。現在の実施例において、メ モリアクセスは、３２のメモリ読出しサイクルと、それに続く３２のメモリ書込 みサイクルとの間を交互する。 メモリ書込みのタイミングにまず注目すると、メモリデータ書込み期間（クロ ックティック３３〜６４）の間に、異なる３２ワードのデータのバーストが、各 ポート２０に対して、共通のメモリ２６に書込まれ得る。各ポートは、そのポー トを介して転送されるデータがメモリ２６に書込まれ得るクロックサイクルを有 する。連続するポートのデータは、連続クロックサイクルで書込まれ、それらは それぞれのポートに対するそれぞれの書込み「タイムスロット」である。各ポー トに割当てられる書込みタイムスロットに対して準備するために、各ポートはそ のタイムスロットの３２クロックサイクル前にデータをメモリアクセスバッファ に転送し始め得るので、ポートのタイムスロットの到着前に、ポートによって受 信されたバーストの３２ワードのすべてを、ポートに割当てられたｍ個のバッフ ァレジスタ（各々、異なるメモリアクセスバッファにある）に転送するのに十分 な時間がある。したがって、メモリデータタイミング線上の「ｗ１．Ｃ」に先行 する３２クロックサイクルの間には、ポート２０−１から相互接続マトリックス ２２を介してメモリアクセスバッファ２４−１へ、ポート２０−１データ線上に 「ｗ１．１」、「ｗ１．２」…「ｗ１．３２」として示される３２直列ビット転 送がある。各ポートは異なるタイムスロットを有するので、各ポートのバースト が、そのポートのタイムスロットのすぐ前に共有メモリへの転送準備ができるよ うに、ポートからの転送は適当にずらされる。より特定的には、たとえば、図８ に示される各ポート２０−１のデータ書込みサイクル中に、ポート２０−１を介 して転送される第１のワードにあるすべてのビットは、相互接続マトリックス２ ２によって、メモリアクセスバッファ２４の割当てられたデュアルポートレジス タ対間に分配される。たとえば、１バーストに付き３２ワード（ｎ＝３２）あり かつ１ワードに付きｍビットあるとすると、第１のポート２０−１のデータ書込 みサイクル（ｗ１．１）の間、ポート２０−１を介して転送されるワード１（Ｗ １）のビット１（Ｂ１）はバッファ２４−１にある所定のレジスタ対にシリアル に書込まれ、Ｗ１のＢ２はバッファ２４−２にある所定のレジスタ対にシリアル に書込まれ、Ｗ１のＢ３はバッファ２４−３にあるレジスタ対にシリアルに書込 まれる、というようになる。Ｗ１のＢｍはバッファ２４−ｍのレジスタ対にシリ アルに書込まれる。 同様に、たとえば、第３２のポート２０−１のデータ書込みサイクル（Ｗ１． ３２）の間、ポート２０−１を介して転送されるＷ３２のＢ１は、ポート２０− １を介して転送されるＷ１のＢ１と同じ、ポート２４−１のレジスタ対にシリア ルに書込まれる。同様に、たとえば、第３のポート２０−１のデータ書込みサイ クル（Ｗ１．３）の間、ポート２０−１を介して転送されるＷ３のＢ６は、ポー ト２０−１を介して転送されるＷ１のＢ６と同じ、メモリアクセスバッファ２４ −６（図示せず）にあるレジスタ対にシリアルに書込まれる。 したがって、ポート２０−１に対する３２のデータ書込みサイクル（ｗ１．１ 〜ｗ１．３２）の間、データはそれぞれのメモリアクセスバッファ２４−１〜２ ４−ｍにある指定されたシフトインレジスタにシリアルにシフトされる。メモリ データサイクルｗ１．Ｃの間、事前の３２の直列シフトインサイクル（ｗ１．１ 〜ｗ１．３２）の間にポート２０−１からバッファ２４−１〜２４−ｍのシフト インレジスタにシリアルにシフトされたすべてのデータは、共有メモリ２６に書 込まれ得るようバス３２上に並列にアサートされる。 同様に、メモリ読出し期間（クロックティック１〜３２）の間、３２ワードの データが、各ポートに対して、共有メモリから読出され得る。たとえば、ｒ１． Ｃでの１つのクロックメモリアクセスサイクルの間に、３２ワードが、ポート２ ０−１を介する外部装置への後の転送のために、メモリ２６から読出され得る。 したがって、ｒ１．Ｃはポート２０−１に対する読出し「タイムスロット」であ る。同様に、たとえば、ｒ３１．Ｃはポート２０−３１に対する読出しタイムス ロットを表わす。 特定的には、たとえば、タイムスロットｒ１．Ｃで、バッファ２４−１内にあ るシフトアウトレジスタは、メモリ２６から並列に読出される３２ワードのすべ てのＢ１を並列に受取る。同様に、たとえば、タイムスロットｒ１．Ｃで、バッ ファ２４−１８（図示せず）内にあるシフトアウトレジスタは、メモリ２６から 並列に読出される３２ワードのすべてのＢ１８を並列に受取る。 ポート２０−１の３２のデータ読出しサイクル（ｒ１．１〜ｒ１．３２）の間 、メモリデータ読出しサイクル（ｒ１．Ｃ）中にメモリ２６から読出されたワー ドは相互接続マトリックス２２を介してポート２０−１にシリアルに転送される 。たとえば、データ読出しサイクル（ｒ１．１）の間、ポート２０−１を介して 転送されるべき第１のワード（Ｗ１）に対するすべてのビットは、ｍ個の異なる バッファ２４内にあるｍ個の異なるシフトアウトレジスタから同時にシリアルに シフトされ、マトリックス２２を介してＷ１をポート２０−１に与える。同様に 、たとえば、データ読出しサイクル（ｒ１．３１）の間、ポート２０−１を介し て転送されるべき第３１のワード（Ｗ３１）に対するすべてのビットは、ｍ個の 異なるバッファ２４内にあるｍ個の異なるシフトアウトレジスタから同時にシリ ア ルにシフトされ、マトリックス２２を介してＷ３１をポート２０−１に与える。 したがって、所定のポートで受信されたデータがメモリ２６に書込まれるとき 、相互接続マトリックスは、各バッファが各ワードのうちの記憶されるべきサブ セットだけを記憶するよう、データワードビットをバッファ２４−１〜２４−ｍ 間に分配する。好ましい実施例では、各バッファは所定の序列のビットのみを記 憶する。したがって、各バッファは、バス３２に、メモリに同時に転送されるべ きすべてのデータのサブセットを与えるだけでよい。 逆に、メモリから読出されるデータが所定のポートに出力されるときは、複数 のバッファ間に分配されたビットが一連の完全なワード（すなわちバースト）と して出力されるよう、相互接続マトリックスはそれらを再結合する。あるポート を介して転送されるべきデータ全体は、メモリから並列に出力されてバッファに 入力される。しかしながら、各バッファはその全体データのサブセットを受取る にすぎない。相互接続マトリックス２２はサブセットをデータのバーストに再結 合する。 したがって、ｍ個のそれぞれのバッファの各々は１つのｎビットサブセットを １度にその並列バス３２へ同時に接続する。図４に示されるように、任意の所与 の時間において、ｍ個のバッファと共有メモリ２６との間にはｍ×ｎの接続しか ない。したがって、各バッファは共有メモリと相互接続するのに端子の数がより 少なくてすみ、その数の少ない接続端子のため容量負荷がより少ない。 図９の例示的タイミング図は、図７のデュアルレジスタ対の動作を示す。Ｐ． ＷＲＩＴＥパルスの間、（ｒＸ．ｃ）メモリデータサイクル中に共有メモリ２６ から読出されたデータはシフトアウトレジスタ３８に並列に書込まれる。各ＳＨ ＩＦＴ−ＯＵＴパルスの間、１つのビットがそれぞれのポートへの転送のために シフトアウトレジスタから相互接続マトリックス２２へシフトアウトされる。た とえば、バッファ２４−１の場合、各ＳＨＩＦＴ−ＯＵＴパルスは図８のｒ１． Ｘパルスに対応する。各ＳＨＩＦＴ−ＩＮパルスの間では、データの１つのビッ トがシフトインレジスタにシフトインされる。たとえば、バッファ２４−１の場 合、各ＳＨＩＦＴ−ＩＮパルスは図８のｗ１．Ｘパルスに対応する。Ｐ．ＲＥＡ Ｄパルスの間では、シフトインレジスタにシフトインされたすべてのデータは並 列に読出されてｗ１．Ｃサイクルの間に共有メモリ２６に書込まれ得る。 この実施例では、共有メモリ２６は、（ｎ×ｍ）のメモリ幅を有する標準的ラ ンダムアクセスメモリ（ＲＡＭ）構成であり得る。したがって、メモリは、図５ に示されるように、メモリアクセスバッファ２４へまたはそこからデータの（ｎ ×ｍ）ビットを同時に転送でき、すべての（ｎ×ｍ）ビットを１つのアドレス指 定されるメモリ位置に記憶することができる。この実施例では、ポートからの各 ワードを連続するビットとして記憶するのではなく、これらワードは「インタリ ーブ」され、すべての第１の序列＝序列ビット（Ｂ１）が連続的に記憶され、そ れにすべての第２の序列ビット（Ｂ２）等が続き、以下同様である。この構成で は、特定のポート２０からまたはそこへのｎワードを表わすすべてのビットは、 共有メモリ２６の１ラインとして容易に記憶され得る。 この実施例では、タイムスロットは予め割当てられる。しかしながら、タイム スロットは優先順位に基づいて調停されてもよい。さらに、この実施例では、ｋ 個のポート２０の各々は共有メモリ２６と通信するために１つのクロックサイク ルのタイムスロットを必要とし、かつ各ポートはメモリアクセスバッファ２４へ またはそこからｎワードのデータバーストの全体を転送するためにそのタイムス ロットの前にｎクロックサイクルを必要とするため、バーストごとのワード数（ ｎ）をポート数（ｋ）と等しく設定し、それによって、ボトルネックやアイドル 時間なしにデータを転送するための円滑なサイクルプロセスを提供するようにす るのが効率的である。しかしながら、ポート数とバーストごとのワード数との関 係は、この発明から逸脱することなく変更可能である。 図１０は、この発明に従う３２ポート非同期転送モード（ＡＴＭ）交換機のブ ロック図である。ＡＴＭは、セルと呼ばれる固定サイズのパケットを用いる情報 転送のためのペイロード多重化技術である。現在の実現例では、ＡＴＭセルは、 ５３バイト長であり、経路情報を伝搬する５バイトのヘッダに４８バイトの情報 フィールド（ペイロード）が続くものからなる。交換機に入る各ＡＴＭセルのペ イロードは、共有メモリ内の特定の位置に置かれる。ＡＴＭセルのペイロードは ４８バイト幅（１バイトに付き８ビット）であるので、共有メモリは３８４ビッ ト幅（４８×８＝３８４）にされる。この実現例は、メモリアクセスバッファか らメモリへの３２ビットのバスを有し、各ポートワードが１２ビット幅であり、 かつ３２ワードのポートバーストを用いるように選択された。３８４は（１２× ３２）にも等しく、つまり、セルは１２ビットワードからなる３２ワードのバー ストで転送されることに注目されたい。 ＡＴＭ交換機は、ポート上の各受信されたセルを、各そのようなセルに含まれ る経路情報に従って、宛先ポートへ送る。より特定的には、セルはポートから転 送されて共有メモリに記憶される。次いで、それは、共有メモリから取出されて 、セル内に示された宛先ポートへ転送される。この態様で、データをポート間で 交換できる。制御メモリおよび交換制御装置の動作は、当業者によって理解され 、この発明のいかなる部分も形成しないだろうから、ここに記載される必要はな い。 図１１の例示的な図は、この発明の現在好ましい実施例に従うメモリインタフ ェースユニット（ＭＩＵ）１００を含むスイッチシステム９８のブロック図を示 す。このＭＩＵ１００は構成可能スイッチ１０４とデータ転送バッファ１０６と を含む。バスインタフェースレジスタ１０２は、バーストモードバス１０８へお よびバーストモードバス１０８からデジタル情報を転送するよう結合される。デ ータ転送バッファ１０６は、デジタルメモリ（図示せず）と構成可能スイッチ１ ０４との間で移動中のデータを一時的に記憶するよう結合される。デジタルデー タはｉ／ｏドライバ１００を介してメモリへおよびメモリから転送される。アド レスレジスタ１１２はバス１０８からデジタルアドレス情報を受取る。レジスタ １１２によって受取られたアドレス情報は別のｉ／ｏドライバ１１４を介してデ ジタルメモリに与えられる。制御ユニット１１６はＭＩＵ１００およびメモリの 動作を制御する。 この発明の現在の実施例の構成可能スイッチ１０４は、バスインタフェースレ ジスタ１０２と、転送バッファ１０６またはポートｐ０、ｐ１もしくはｐ２のマ スタ（ｍ_n）相互接続との間においてバーストサブセットを転送するよう選択的 に構成可能である。スイッチ１０４は、さらに、転送バッファ１０６と、バスイ ンタフェースレジスタ１０２またはポートｐ０、ｐ１もしくはｐ２のスレーブ相 互接続（ｓ_n）との間においてバーストサブセットを転送するよう構成可能であ る。この発明の現在の好ましい実施例では、スイッチ１０４は３つの異なる構成 、 つまりスタンドアローン、２ＭＩＵおよび４ＭＩＵのいずれにも置かれ得る。ス タンドアローン構成では、データは直接スイッチ１０４を介して線ｂ０〜ｂ３か ら線ｃ０〜ｃ３へ送られる。２ＭＩＵ例における接続は図１９において示される 。４ＭＩＵ例における接続は図２６に示される。 この発明のスイッチシステムは、したがって、異なるバーストモードバスに各 々が接続されるような異なるポート間でのメモリの共有を可能にする。たとえば 、ＰＣＩ、ＳＢＵＳまたはＧＩＯ等のバーストモードバスは、そのバス上に与え られるデータに伴うアドレスを与えることを可能にする。さらに、個々のＭＩＵ は、異なるバーストモードバスに接続される装置による共有メモリへのアクセス を調整するため、ともに「チェーンされ」るかまたは「スタックされ」得る。 図１２は、図１１のスイッチシステム９８のデータ線および制御線をより詳細 に示す例示的ブロック図である。システム９８はバスへおよびバスから信号を転 送する。現在の実施例では、バスはＰＣＩバスである。しかしながら、ＭＩＵは 、ＳＢＵＳ、ＧＩＯなど、他のタイプのバーストモードバスとも通信し得る。デ ータ、アドレスおよび読出／書込制御信号は、スイッチシステム９８に接続され るデジタルメモリに与えられ得る。システム９８は、たとえば、他のスイッチシ ステム（図示せず）に信号を転送するために使用され得る３つのポートｐ０、ｐ １およびｐ２を含む。各ポートは８つのマスタデータ線および１つのマスタ要求 線を含む。さらに、各ポートは、８つのスレーブデータ線と１つのスレーブ要求 線とを含む。データは、図１１に示される転送バッファ１０６へおよび転送バッ ファ１０６から転送される。アドレスはアドレスレジスタ１１２によって与えら れる。Ｒ／Ｗ信号はコントローラ１１６によって発生される。ポート相互接続は 構成可能スイッチ１０４へのアクセスを与える。 再び図１１を参照して、この新規なスイッチシステム９８の動作を、まずメモ リ書込動作を詳細に説明し、次にメモリ読出動作を詳細に説明することによって 説明する。書込中、デジタル情報のバーストがバス１０８からバスインタフェー スレジスタ１０２へ転送される。現在の実施例では、バス１０８は３２ビット幅 であり、バーストは４つの３２ビット幅データワードが後に続く３２ビット幅ア ドレスワードを含んでもよい。バーストは、ｂ０、ｂ１、ｂ２およびｂ３と表示 した複数ビット線を介して、構成可能スイッチ１０４に転送される。スイッチ１ ０４は、そのバーストのうちのあるサブセットを、ｃ０、ｃ１、ｃ２およびｃ３ と符号づけられる複数ビット線の１つ以上を介して、データ転送バッファ１０６ へ直接転送するよう構成され得る。さらに、スイッチ１０４は、ポート０、ポー ト１およびポート２を介してそれぞれアクセス可能なｍ０、ｍ１およびｍ２と表 示したマスタ相互接続の１つ以上を介して、他のメモリ（図示せず）に関連づけ られる１つ以上の他のスイッチシステム（図示せず）へ、そのバーストの残りの サブセットを与えるよう構成され得る。マスタ相互接続を介して他のスイッチシ ステムに与えられたサブセットは、それら他のシステムに関連づけられるデジタ ルメモリに記憶される。他のメモリに転送されるサブセットの記憶については、 例示的な２ＭＩＵおよび４ＭＩＵシステムに関連して後に論ずることにする。転 送バッファ１０６は、それに転送されたサブセットを記憶し、次いでそれらを、 ｄ０、ｄ１、ｄ２およびｄ３と表示した複数ビット線の１つ以上を介して、スイ ッチシステム９８に関連づけられるデジタルメモリにおける記憶のためにそれら を与えるｉ／ｏドライバ１００に与える。バーストに関連してバス１０８から受 取られるデジタルアドレス信号は、サブセットが記憶されることになるメモリ位 置を指定するのに用いられる。現在の実施例では、同じメモリアドレスが、スイ ッチシステム９８に関連づけられるメモリと、他のスイッチシステムに関連づけ られる他のメモリとの両方に対して用いられる。したがって、異なる、バースト のサブセットが、異なるメモリにおける同じアドレスに記憶されるかもしれない 。 メモリ読出動作のはじめにおいて、バーストのサブセットは、いくつかの異な るスイッチシステム（図１１には図示せず）を介してアクセス可能ないくつかの 別個のデジタルメモリ（図１１には図示せず）間に分配されるかもしれない。図 １１を参照して、読出動作中、アドレス信号はバスのうえに置かれる。このアド レスは、アドレスレジスタ１１２を介して受取られ、これら別個のメモリの各々 へ与えられる。図１１は、これらのメモリの１つへのアクセスを与える単一のス イッチシステム９８のみを示していることを理解すべきである。下で説明される ように、他のメモリへのアクセスを与えるよう接続される他の同様のスイッチシ ステムが存在してもよい。アドレス信号は、別個のバーストサブセットを、それ らが記憶される別個のメモリから検索するのに用いられる。スイッチシステム９ ８を介してアクセスされるメモリに記憶されるバーストサブセットは、そのメモ リによってｉ／ｏドライバ１１０に与えられ、それはそのようなサブセットを複 数ビット線ｄ０、ｄ１、ｄ２およびｄ３の１つ以上を介して一時的な記憶のため に転送バッファ１０６に転送する。バッファ１０６は、次いで、それらのサブセ ットを複数ビット線ｃ０、ｃ１、ｃ２およびｃ３の１つ以上を介して構成可能ス イッチ１０４へ与える。構成可能スイッチ１０４は、それらを、バスインタフェ ースレジスタ１０２に接続される複数ビット線ｂ０、ｂ１、ｂ２およびｂ３の１ つ以上に直接与えるよう構成され得る。スイッチシステム９８を介してアクセス されるメモリに記憶されないサブセットは、ポート１、ポート２またはポート３ のそれぞれｓ０、ｓ１およびｓ２と表示した複数ビットスレーブ相互接続の１つ 以上を介してスイッチシステム９８に転送される。より特定的には、他のメモリ に記憶されるそれらサブセットは、まずそれらメモリから検索され、次いでスイ ッチシステム９８のスレーブ相互接続の１つ以上に転送される。これら他のメモ リからのサブセットの検索については、例示的な２ＭＩＵおよび４ＭＩＵシステ ムに関連して後に論ずることにする。構成可能スイッチ１０４は、そのスレーブ 相互接続上にて複数ビットｂ０、ｂ１、ｂ２およびｂ３の１つ以上へ与えられる サブセットをレジスタ１０２に転送するよう構成され得る。 図１３は、この発明の現在の実施例に従うスイッチ１０４の１つの考えられる 得る構成を示す図１１のバスインタフェースレジスタ１０２と構成可能スイッチ １０４と転送バッファ１０６との単純化されたブロック図である。スイッチ１０ ４（破線内に示される）は、バーストサブセットをバッファ１０６とレジスタ１ ０２との間において「直接」相互接続経路１０５を介して転送するよう構成され る。マスタ相互接続ｍ０、ｍ１およびｍ２は、レジスタ１０２への、およびレジ スタ１０２からのバーストサブセットの転送のための経路を与える。スレーブ相 互接続ｓ０、ｓ１およびｓ２は、転送バッファ１０６への、および転送バッファ １０６からのバーストサブセットの転送のための経路を与える。 さらに図１３を参照して、メモリ書込動作中、たとえば、バーストはバスイン タフェースレジスタ１０２によって受取られる。第１のバーストサブセットは直 接経路１０５を介してバッファ１０６に転送される。第２のバーストサブセット は、マスタ経路ｍ０を介してレジスタ１０２から遠ざかるように転送される。第 ３のバーストサブセットは、マスタ経路ｍ１を介してレジスタから遠ざかるよう に転送される。第４のバーストサブセットは、マスタ経路ｍ２を介してレジスタ から遠ざかるように転送される。このように、第１のバーストサブセットはバッ ファ１０６に接続されるメモリ（図示せず）に記憶され得、第２、第３および第 ４のバーストサブセットは他の場所、経路ｍ０、ｍ１およびｍ２を介してアクセ スされるメモリに記憶され得る。 逆に、メモリ読出動作中、たとえば、第１のバーストサブセットはまずバッフ ァ１０６に接続されるメモリ（図示せず）に記憶され、第２、第３および第４の バーストサブセットは他の場所で異なるデジタルメモリ（図示せず）に記憶され る。第１のサブセットがバッファ１０６に接続されるメモリから検索されると、 転送バッファ１０６はその第１のサブセットを一時的に記憶し得る。次いで、バ ッファはその第１のサブセットをレジスタに直接経路１０５を介して転送する。 第２のバーストサブセットはスレーブ経路ｓ０を介して受取られる。第３のバー ストサブセットはスレーブ経路ｓ１を介して受取られる。第４のサブセットはス レーブ経路ｓ２を介して受取られる。このようにして、異なるメモリ間に分散さ れたバーストサブセットは、バスへの伝送のためレジスタ１０２に集められる。 図１３の構成はスイッチ１０４の考えられ得る１つの構成のみを表わしている ことに注意されたい。たとえば、このスイッチは、代わりに、バスインタフェー ス論理１１６とバッファ１０６との間に複数の直接経路を与えるよう構成される かもしれない。２ＭＩＵシステム１２０および４ＭＩＵシステム１０６に関連す る下の議論は、いくつかの例示的な代替スイッチ構成を説明するものである。 図１４Ａを参照して、スイッチ１４の信号線の多くを示す現在の好ましい実施 例の構成可能スイッチ１０４のブロック図が示される。このスイッチは、当業者 には容易に理解されるであろう態様で、マルチプレクサとして実現される。例示 の形として、図１４Ｂは、下に記載される２ＭＩＵ実現例による「読出」動作中 にｃ０出力の発生を担う内部論理を示すゲートレベル論理図である。図１４Ｃは 、下に記載される２ＭＩＵ実現例による「書込」動作中におけるｂ０出力の発生 を 担う内部論理を示すゲートレベル論理図である。２ＭＩＵ実現例では、Ｐ０入力 は、たとえば、右側ＭＩＵを指定し、Ｐ１は左側ＭＩＵを指定してもよい。 以下の等式は、２ＭＩＵ実現例に対する書込中における構成可能スイッチ（マ ルチプレクサ）１０４の完全な機能性を表現する。 ｃ０＝Ｐ１．ｓ０＋Ｐ０．ｂ０ ｃ１＝Ｐ０．ｓ０＋Ｐ１．ｂ１ ｃ２＝Ｐ１．ｓ２＋Ｐ０．ｂ２ ｃ３＝Ｐ０．ｓ２＋Ｐ１．ｂ３ ｍ０＝Ｐ１．ｂ０＋Ｐ０．ｂ１ ｍ２＝Ｐ１．ｂ２＋Ｐ０．ｂ３ 以下の等式は、２ＭＩＵ実現例に対する読出中における構成可能スイッチ（マ ルチプレクサ）１０４の完全な機能性を表現する。 ｂ０＝Ｐ１．ｍ０＋Ｐ０．ｃ０ ｂ１＝Ｐ０．ｍ０＋Ｐ１．ｃ１ ｂ２＝Ｐ１．ｍ２＋Ｐ０．ｃ２ ｂ３＝Ｐ０．ｍ２＋Ｐ１．ｃ３ ｓ０＝Ｐ１．ｃ０＋Ｐ０．ｃ１ ｓ２＝Ｐ１．ｃ２＋Ｐ０．ｃ３ 下に記載される４ＭＩＵ実現例には、４つの異なるＭＩＵを区別するのに用い られてもよい４つの異なる論理値Ｐ０、Ｐ１、Ｐ２およびＰ３があることが理解 されるだろう。しかしながら、４つのＭＩＵ間で信号を切換えるのに用いられる 基本的な多重化技術および論理回路は当業者には周知であり、ここでさらに説明 する必要もない。図１５の例示的な図は図１１の転送バッファ１０６のさらなる 詳細を示す。現在の好ましい実施例では、バッファ１０６は４つのメモリアクセ スバッファ１０６−１、１０６−２、１０６−３および１０６−４を含む。これ らメモリアクセスバッファはそれぞれのＰ＿ＲＥＡＤ、Ｐ＿ＷＲＩＴＥ、ＯＥ（ ０−３）およびＷ（０−３）制御信号を受取る。構成可能スイッチ１０４は、バ イト幅入力／出力線ｃ０、ｃ１、ｃ２およびｃ３を介してアクセス可能なメモリ アクセスバッファにアクセスする。現在の実施例では、各直列線は１バイト幅で ある。しかしながら、バーストサブセットの、異なるサイズの複数ビットフラグ メントが可能である。メモリ（図示せず）は、線ｄ０、ｄ１、ｄ２およびｄ３を 介して３２ビットメモリバス２２４上でメモリアクセスバッファを通してアクセ スされる。 メモリバス２２４は、個々のメモリアクセスバッファと、バッファ１０６に接 続されるデジタルメモリ（図示せず）との間でデジタル情報を転送する。メモリ 書込中、たとえば、バーストサブセットは（１度にすべてが）メモリアクセスバ ッファ１０６−１からメモリへバス２２４を介して並列転送されるかもしれない 。メモリ読出中、たとえば、バーストサブセットは（１度にすべてが）メモリか らメモリアクセスバッファ１０６−１へバス２２４を介して並列転送されるかも しれない。 図１６の例示的な図を参照して、この発明の現在の実施例に従う例示的なメモ リアクセスバッファ１０６−２の詳細を示す。シフトインレジスタ２２６は、バ ーストサブセットの全体が累積されるまで、線ｃ１上の一連のバイト幅バースト サブセットフラグメントを受取る。このシフトインレジスタはその完全なバース トサブセットを一時的に記憶し得る。サブセット全体は次いで並列に（すべての バイト幅フラグメントが１度に）メモリバス２２４へアサートして、そのサブセ ットがデジタルメモリに並列に書込まれ得るようにする。 シフトアウトレジスタ２２８はメモリ読出中に用いられる。メモリから読出さ れたバーストサブセット全体はシフトアウトレジスタ２２８に並列にメモリバス ２２４を介して与えられる。このシフトアウトレジスタはバーストサブセットの 全体を一時的に記憶し得る。次いで、このレジスタは、そのバーストサブセット 全体が構成可能スイッチ１０４に送られてしまうまで、線ｃ１上において一連の バイト幅のバーストサブセットのフラグメントを与え得る。出力バッファ２３０ は、シフトアウトレジスタから線ｃ１へサブセットのフラグメントを与えること を制御する。 この発明の現在の実現例では、各個々のスイッチシステムは、関連の転送バッ ファの動作を制御する制御信号を発行する制御ユニットを含むことが理解される べきである。たとえば２ＭＩＵ構成または４ＭＩＵ構成におけるように、ともに 接続される複数のスイッチシステムがある場合、この異なるスイッチシステムの コントローラ間での調整を行なってメモリの共有を達成することが必要である。 この調整は、たとえば、共有メモリに対する複数のスイッチシステムのアクセス を調整するよう用いられるアルゴリズムを各コントローラに実行させることによ って達成され得る。いくつかの周知のアルゴリズムが用いられ得る。たとえば、 異なるスイッチシステムによるメモリアクセスに対する要求は、スイッチ間での 固定された優先順位に従うかまたはラウンド・ロビン方式に従って取扱われ得る 。 図１７は、この発明の現在の実施例に従う２ＭＩＵシステム１２０の例示的ブ ロック図である。簡略にするため、制御論理およびバスインタフェース論理等の 詳細は図示されない。２つのＭＩＵ１１２および１２４は図示されるように相互 接続される。つまり、ＭＩＵスイッチ１２３およびＭＩＵスイッチ１２５のｍ０ およびｓ０相互接続がそれらのそれぞれのポートｐ０を介して互いに接続される ように、ＭＩＵスイッチ１２３および１２５は構成される。同様に、ＭＩＵスイ ッチ１２３およびＭＩＵスイッチ１２５のｍ２およびｓ２相互接続はそれらのそ れぞれのポートｐ２を介して互いに接続される。さらに、スイッチ１２３は、バ スインタフェース論理１２６とバッファ１３０との間において直接相互接続１４ １および１４２を与えるよう構成される。さらに、スイッチ１２５は、バスイン タフェース論理１２８とバッファ１３２との間において直接相互接続１４３およ び１４４を与えるよう構成される。バッファ１３０はデジタルメモリ１３４へ、 およびデジタルメモリ１３４からバーストサブセットを転送するよう接続される 。バッファ１３２は、デジタルメモリ１３６へ、およびデジタルメモリ１３６か らバーストサブセットを転送するよう接続される。 図１８は、ともになって２ＭＩＵシステム１２０を収容する、２つの積み重ね られた箱１５６および１５８の単純化された側面図である。箱１５６は、ＭＩＵ １２２と、メモリ１３４と、バスインタフェース論理１２６とを収容する。箱１ ５８は、ＭＩＵ１２４とメモリ１３６とバスインタフェース論理１２８とを収容 する。各箱１５６および１５８は３つのポートｐ０、ｐ１およびｐ３を有する。 さらに、各箱は、各箱が付近の箱とアドレス情報を共有し得る共有アドレスバス を有する。ポートｐ０およびポートｐ２ならびに共有アドレスバスは図示される ように接続される。 図１９は、図１７の２ＭＩＵシステムの２つのＭＩＵ１２２および１２４間の 相互接続を表わすマトリックスである。線の交差部の「０」はＭＩＵスイッチ１ ２３内の相互接続を示す。線の交差部の「１」はＭＩＵスイッチ１２５内の相互 接続を示す。左上の四半分はスレーブ線ｓ０、ｓ１およびｓ２とバスインタフェ ース論理線ｂ０、ｂ１、ｂ２およびｂ３との間の接続を表現する。右下の四半分 は、マスタ線ｍ０、ｍ１およびｍ２とＭＩＵバッファ線ｃ０、ｃ１、ｃ２および ｃ３との間の接続を表現する。左下の四半分は、インタフェース論理線ｂ０、ｂ １、ｂ２およびｂ３とＭＩＵバッファ線ｃ０、ｃ１、ｃ２およびｃ３との間の接 続を表わす。ＭＩＵスイッチ１２３の相互接続は以下のとおりであり：ｂ０はｃ ０に直接接続され；ｂ１はｍ０に接続され；ｂ２はｃ２に直接接続され；ｂ３は ｍ２に接続され；ｃ１はｓ０に接続され；ｃ３はｓ２に接続される。ＭＩＵスイ ッチ１２５の相互接続は以下のとおりであり：ｂ０はｍ０に接続され；ｂ１はｃ １に直接接続され；ｂ２はｍ２に接続され；ｂ３はｃ３に直接接続され；ｃ０は ｓ０に接続され；ｃ２はｓ２に接続される。 動作において、バーストは、ＭＩＵ１２２および１２４と外部バス（図示せず ）との間でバスインタフェース論理ユニット１２６および１２８を介して転送さ れる。単純化のため、外部バスに接続されるアドレスおよびデータレジスタはバ スインタフェース論理ユニットに合わせて示される。論理１２６を介して転送さ れる例示的な４ワードバースト１２７の全体を示す。このバースト２７は、複数 ビットフラグメントＡ００、Ａ０１、Ａ０２およびＡ０３を含むものとして識別 されるデジタルワードを含む。この発明の現在の実施例では、各フラグメントは 複数の論理ビットを含む。しかしながら、この発明は、代替的に１ビットフラグ メントを用いて実現されてもよい。Ａ００、Ａ１０、Ａ２０およびＡ３０を含む バーストサブセットと、Ａ０２、Ａ１２、Ａ２２およびＡ３２を含むバーストサ ブセットとは、バスインタフェース論理１２６とバッファ１３０との間で直接相 互接続１４１および１４２を介して転送される。Ａ０１、Ａ１１、Ａ２１および Ａ３１を含むバーストサブセットは、バスインタフェース論理１２６とバッファ １３２との間において、スイッチ１２３および１２５のポートｐ０相互接続を 介して転送される。Ａ０３、Ａ１３、Ａ２３およびＡ３３を含むバーストサブセ ットは、バスインタフェース論理１２６とバッファ１３２との間において、スイ ッチ１２３および１２５のポートｐ２相互接続を介して転送される。 同様に、論理１２８を介して転送される例示的な４ワードバースト１２９の全 体を示す。このバーストは、複数ビットフラグメントＢ００、Ｂ０１、Ｂ０２お よびＢ０３を含むものとして識別されるデジタルワードを含む。Ｂ００、Ｂ１０ 、Ｂ２０およびＢ３０を含むバーストサブセットと、Ｂ０２、Ｂ１２、Ｂ２２お よびＢ３２を含むバーストサブセットとは、バスインタフェース論理１２８とバ ッファ１３２との間で直接相互接続１４３および１４５を介して転送される。Ｂ ０１、Ｂ１１、Ｂ２１およびＢ３１を含むバーストサブセットは、バスインタフ ェース論理１２８とバッファ１３０との間において、スイッチ１２３および１２ ５のポートｐ０相互接続を介して転送される。Ｂ０３、Ｂ１３、Ｂ２３およびＢ ３３を含むバーストサブセットは、バスインタフェース論理１２８とバッファ１ ３０との間において、スイッチ１２３および１２５のポートｐ２相互接続を介し て転送される。 バスインタフェース論理１２６を介して転送されたバースト１２７からの２つ のサブセットと、インタフェース論理１２８を介して転送されたバースト１２９ からの２つのサブセットとは、図示されるように２つのバッファ１３０および１ ３２の各々において一時的に記憶され得る。同様に、図示されるように、各バー ストからの２つのサブセットはデジタルメモリ１３４に記憶され、２つのバース トの各々からの２つのサブセットはデジタルメモリ１３６に記憶される。したが って、バスインタフェース論理ユニット１２６または１２８のどちらかを介して 転送されるどのバーストの内容も、２つの異なるデジタルメモリ間に分配されそ こにおいて一時的に記憶される。現在の実施例では、ＳＲＡＭが用いられる。し かしながら、この発明と整合する、ＤＲＡＭ等の他のメモリアーキテクチャも用 いられ得る。 図２０は、代表的なメモリ書込動作中における図１７の２ＭＩＵシステム１２ ０を介したバーストサブセットの流れを示す。５ワードバースト１４６がバスイ ンタフェース論理（図示せず）によって受取られる。このバーストの最初のワー ドはアドレス情報を含む。次の４つのワードはデジタルメモリ１３４および１３ ６に書込まれるべきデジタル情報を含む。アドレス情報はＭＩＵ１２２によって ＭＩＵアドレスレジスタ１４８に転送される。ＭＩＵアドレスレジスタ１４８は 、そのバーストアドレスを、デジタルメモリ１３４および１３６のメモリアドレ スレジスタ１５０および１５２に、接続１５４を介して与える。バーストサブセ ットｄ００、ｄ１０、ｄ２０およびｄ３０とバーストサブセットｄ０２、ｄ１２ 、ｄ２２およびｄ３２とは、メモリアドレスレジスタ１５０によって指定される アドレス位置での記憶のために、ＭＩＵ１２２によってデジタルメモリ１３４に 転送される。バーストサブセットｄ３１、ｄ２１、ｄ１１およびｄ０１は、ＭＩ Ｕ１２２からＭＩＵ１２４へそれらのそれぞれのポートｐ０相互接続を介して転 送され、次いで、メモリアドレスレジスタ１５２により指定されるメモリ位置で の記憶のためにＭＩＵ１２４によってデジタルメモリ１３６に転送される。同様 に、バーストサブセットｄ３３、ｄ２３、ｄ１３およびｄ０３は、ＭＩＵ１２２ からＭＩＵ１２４へそれらのそれぞれのポートｐ２相互接続を介して転送され、 次いで、メモリアドレスレジスタ１５２により指定されるメモリ位置での記憶の ためにＭＩＵ１２４によってデジタルメモリ１３６へ転送される。ＭＩＵ１２２ からＭＩＵ１２４に転送されるバーストサブセットの各々は、読出が行なわれる ことになるのかまたは書込が行なわれることになるのかを示すＲｑ信号により先 行される。 図２１は、図１７の２ＭＩＵシステム１２０に対する図１７のメモリ書込動作 に関連するデータおよび制御信号のタイミングを示すタイミング図である。クロ ックサイクル１〜２の間において、アドレスがバスから受取られる。クロックサ イクル２〜３の間で、データワードＤ０がセグメントバスから受取られ、Ｒｑ信 号がｐ０およびｐ２相互接続を介してＭＩＵ１２４に送られる。クロックサイク ル３〜４の間において、データワードＤ１がセグメントバスから受取られ、バー ストサブセットフラグメントｄ０１およびｄ０３がそれぞれポートｐ０およびｐ ２の複数ビットマスタ相互接続を介してＭＩＵ１２４に転送される。クロックサ イクル４〜５の間において、データワードＤ２がセグメントバスから受取られ、 バーストサブセットフラグメントｄ１１およびｄ１３がそれぞれポートｐ０およ びｐ２の複数ビットマスタ相互接続を介してＭＩＵ１２４に転送される。クロッ クサイクル５〜６の間において、データワードＤ３がセグメントバスから受取ら れ、バーストサブセットフラグメントＤ２１およびＤ２３がそれぞれポートｐ０ およびｐ２の複数ビットマスタ相互接続を介してＭＩＵ１２４に転送される。ク ロックサイクル６〜７の間において、バーストサブセットフラグメントｄ３１お よびｄ３３がそれぞれポートｐ０およびｐ２の複数ビットマスタ相互接続を介し てＭＩＵ１２４に転送される。さらに、クロック５〜７の間において、レジスタ １５０および１５４にあるバーストに関連づけられるメモリアドレスがデジタル メモリ１３４および１３６の各々に与えられる。クロックサイクル６〜８の間に おいて、メモリ書込イネーブル信号が２つのＭＩＵを制御する２つの制御ユニッ トによって同時にアサートされ、転送バッファ１３０および１３２に記憶される データバーストサブセット全体がそれぞれのデジタルメモリ１３４および１３６ に並列に書込まれる。 図２２は、代表的なメモリ読出動作中における図１７の２ＭＩＵシステム１２ ０を介したバーストサブセットの流れを示す。まず、バーストの４つのワードが ２つの異なるデジタルメモリ１３４および１３６内に分配される。メモリアドレ ス１２５はＭＩＵアドレスバッファ１４８に与えられ、それはそのアドレスを接 続１５４を介してメモリアドレスレジスタ１５０および１５２に与える。デジタ ルメモリ１３４はバーストサブセットｄ００、ｄ１０、ｄ２０およびｄ３０をＭ ＩＵ１２２に与え、ＭＩＵ１２２はそれをバスインタフェース論理１２６へ直接 転送する。さらに、デジタルメモリ１３４はバーストサブセットｄ０２、ｄ１２ 、ｄ２２およびｄ３２をＭＩＵ１２２に与え、ＭＩＵ１２２はそれをバスインタ フェース論理（図示せず）に直接転送する。デジタルメモリ１３６はバーストサ ブセットｄ０１、ｄ１１、ｄ２１およびｄ３１をＭＩＵ１２４に転送し、ＭＩＵ １２４はそれをＭＩＵ１２２にそれらのポートｐ０相互接続を介して転送する。 次いで、ＭＩＵ１２２はそのサブセットをそれのバスインタフェース論理に転送 する。同様に、デジタルメモリ１３６はバーストサブセットｄ０３、ｄ１３、ｄ ２３およびｄ３３をＭＩＵ１２４に転送し、ＭＩＵ１２４はそれをＭＩＵ１２２ にそれらのポートｐ２相互接続を介して転送する。次いで、ＭＩＵ１２２はその サ ブセットをそれのバスインタフェース論理に転送する。したがって、バースト１ ４６は異なるメモリから検索され、バスインタフェース論理において利用可能と される。 図２３は、図１７の２ＭＩＵシステム１２０に対する図２２のメモリ読出動作 に関連するデータおよび制御信号のタイミングを示すタイミング図である。クロ ックサイクル１〜２中において、アドレス信号がセグメントバスから受取られる 。クロックサイクル２〜３中において、バスインタフェース論理によって発生さ れたＲｑ信号がＭＩＵ１２４のｐ０およびｐ２相互接続を介して送られる。クロ ックサイクル４〜６中において、メモリアドレスレジスタ１５０および１５２の 各々におけるメモリアドレスがメモリ１３４および１３６に与えられる。クロッ クサイクル５〜７中において、メモリ出力イネーブル信号がメモリの各々に与え られ、データバーストサブセット全体が２つのメモリ１３４および１３６の各々 から並列に読出され、一時的な記憶のために転送バッファ１３０および１３２に 与えられる。クロックサイクル６〜７中において、フラグメントｄ０１およびｄ ０３がＭＩＵ１２２にそれぞれポートｐ０およびｐ２のスレーブ相互接続を介し て転送される。クロックサイクル７〜８中において、フラグメントｄ１１および ｄ１３がＭＩＵ１２２にそれぞれポートｐ０およびｐ２のスレーブ相互接続を介 して転送され、データワードＤ０がセグメントバスに与えられる。クロックサイ クル８〜９中において、フラグメントｄ２１およびｄ２３がＭＩＵ１２２にそれ ぞれポートｐ０およびｐ２のスレーブ相互接続を介して転送され、データワード Ｄ１がセグメントバスに与えられる。クロックサイクル９〜１０中において、フ ラグメントｄ３１およびｄ３３がＭＩＵ１２２にそれぞれポートｐ０およびｐ２ のスレーブ相互接続を介して転送され、データワードＤ２がセグメントバスに与 えられる。クロックサイクル１０〜１１中において、データワードＤ３がセグメ ントバスに与えられる。 図２４は、この発明の現在の好ましい実施例に従う４ＭＩＵシステム１６０の 単純化されたブロック図である。以下の説明を簡単にするため、制御論理および バスインタフェース論理の詳細は省略する。システム１６０は４つのＭＩＵ１６ ２、１６４、１６６および１６８を含む。各ＭＩＵは電気的相互接続線の構成可 能マトリックスを含む。各ＭＩＵは３つのポートｐ０、ｐ１およびｐ２を含む。 各ＭＩＵはバッファ部１８６、１８８、１９０および１９２をさらに含む。４つ のＭＩＵの各々は４つのデジタルメモリ１７０、１７２、１７４および１７６の うちの異なる１つに接続される。４つのＭＩＵの各々は、４つのバスインタフェ ース論理ユニット１７８、１８０、１８２および１８４のうちの異なる１つにも 接続される。 図２５は、ともになって図２３の４ＭＩＵシステム１６０を収容する、積み重 ねられた箱１９４、１９６、１９８および２００の側面図である。箱１９４はＭ ＩＵ１６２とメモリ１７０とバスインタフェース論理１７８とを収容する。箱１ ９６はＭＩＵ１６４とメモリ１７２とバスインタフェース論理１８０とを収容す る。箱１９８はＭＩＵ１６６とメモリ１７４とバスインタフェース論理１８２と を収容する。箱２００はＭＩＵ１６８とメモリ１７６とバスインタフェース論理 １８４とを収容する。各箱は３つのポートｐ０、ｐ１およびｐ２を有する。さら に、各箱は、付近の箱とアドレス情報を共有し得るアドレスバスを有する。ポー トおよびアドレスバスは図示されるように接続される。 たとえば、箱１９４の中のＭＩＵ１６２および箱１９８の中のＭＩＵ１６６の ポートｐ１相互接続は、その２つのＭＩＵ間でバーストサブセットを転送するよ う結合される。特定的には、たとえば、ＭＩＵ１６２のポートｐ１マスタ相互接 続がＭＩＵ１６６のポートｐ１スレーブ相互接続に結合される。逆に、ＭＩＵ１ ６２のポートｐ１スレーブ接続はＭＩＵ１６６のポートｐ１マスタ相互接続に結 合される。動作において、バーストセグメントＡ０２、Ａ１２、Ａ２２およびＡ ３２はバスインタフェース論理１７８とデジタルメモリ１７４との間においてＭ ＩＵ１６２のポートｐ１マスタ相互接続とＭＩＵ１６６のポートｐ１スレーブ相 互接続とを介して転送される。さらに、動作においては、バーストセグメントＣ ００、Ｃ１０、Ｃ２０およびＣ３０はバス相互接続論理１８２とデジタルメモリ １７０との間においてＭＩＵ１６２のポートｐ１スレーブ相互接続とＭＩＵ１６ ６のポートｐ１マスタ相互接続とを介して転送される。 図２６は、図２４の４ＭＩＵシステム１６０の４つのＭＩＵ１６２、１６４、 １６６および１６８間の相互接続を表現するマトリックスである。線の交差部の 「０」はＭＩＵスイッチ１６２内の相互接続を示す。線の交差部の「１」はＭＩ Ｕスイッチ１６４内の相互接続を示す。線の交差部の「２」はＭＩＵスイッチ１ ６６内の相互接続を示す。線の交差部の「３」はＭＩＵスイッチ１６８内の相互 接続を示す。たとえば、ＭＩＵスイッチ１６２に対する相互接続は以下のとおり であり：ｂ０はｃ０に直接接続され；ｃ１はｓ０に接続され；ｃ２はｓ１に接続 され；ｃ３はｓ２に接続され；ｂ１はｍ０に接続され；ｂ２はｍ１に接続され； ｂ３はｍ２に接続される。ＭＩＵスイッチ１６６の相互接続は、たとえば、以下 のとおりであり：ｂ０はｍ２に接続され；ｂ１はｍ１に接続され；ｂ２はｍ０に 接続され；ｂ３はｃ３に直接接続され；ｃ０はｓ２に接続され；ｃ１はｓ１に接 続され；ｃ２はｓ０に接続される。ＭＩＵ１６４および１６８の相互接続は図２ ２のマトリックスおよび上述の議論から容易に理解されるであろう。 バーストサブセットを転送する際の図２４の４ＭＩＵシステム１６０の動作は 、バスインタフェース論理１７８、１８０、１８２および１８４を通して転送さ れるバーストを観察することにより；バッファ１８６、１８８、１９０および１ ９２間でのバーストサブセットの分配を観察することにより；およびデジタルメ モリ１７０、１７２、１７４および１７６におけるバーストサブセットの記憶を 観察することにより理解され得る。たとえば、デジタルメモリ１７２を参照する と、サブセットＡ０１、Ａ１１、Ａ２１、Ａ３１は４ワードバーストの一部とし てバスインタフェース論理１７８を通して転送される。サブセットＢ０１、Ｂ１ １、Ｂ２１およびＢ３１は４ワードバーストの一部としてバスインタフェース論 理１８０を通して転送される。サブセットＣ０１、Ｃ１１、Ｃ２１、Ｃ３１は４ ワードバーストの一部としてバスインタフェース論理１８２を通して転送される 。サブセットＤ０１、Ｄ１１、Ｄ２１、Ｄ３１は４ワードバーストの一部として バスインタフェース論理１８４を通して転送される。デジタルメモリ１７２とそ れぞれのバスインタフェース論理ユニットとの間におけるこれら４つのバースト サブセットの任意の１つの転送過程において、そのサブセットはバッファ１８８ に一時的に記憶される。 図２７は、代表的なメモリ書込動作中における図２４の４ＭＩＵシステム１６ ０を介したバーストサブセットの流れを示す。５ワードバーストがＭＩＵ１６２ と関連づけられるバスインタフェース論理により受取られる。バーストの最初の ワードはアドレス情報を含む。次の４つのワードはデジタルメモリ１７０、１７ ２、１７４および１７６間に分配されるよう予定される。アドレス情報はＭＩＵ １６２によってＭＩＵアドレスレジスタ２０４に転送される。ＭＩＵアドレスレ ジスタ２０４はそのアドレスをデジタルメモリ１７２、１７４、１７６および１ ７８のメモリアドレスレジスタ２０６、２０８、２１０および２１２にバス２１ ４を介して与える。バーストサブセットｄ００、ｄ１０、ｄ２０およびｄ３０は 、メモリアドレスレジスタ２０６により指定されるアドレス位置での記憶のため に、ＭＩＵ１６２によってデジタルメモリ１７０へ直接転送される。バーストサ ブセットｄ３１、ｄ２１、ｄ１１およびｄ０１は、ＭＩＵ１６２からＭＩＵ１６ ４へそれらのそれぞれのポートｐ０相互接続を介して転送され、次いで、メモリ アドレスレジスタ２０８により指定されるメモリ位置での記憶のためにＭＩＵ１ ６４によってデジタルメモリ１７２に転送される。バーストサブセットｄ０２、 ｄ１２、ｄ２２およびｄ３２は、ＭＩＵ１６２からＭＩＵ１６６へそれらのそれ ぞれのポートｐ１相互接続を介して転送され、次いで、メモリアドレスレジスタ ２１６により指定されるメモリ位置での記憶のためにＭＩＵ１６６によってデジ タルメモリ１７４へ転送される。バーストサブセットｄ３３、ｄ２３、ｄ１３お よびｄ０３は、ＭＩＵ１６２からＭＩＵ１６８へそれらのそれぞれのポートｐ２ 相互接続を介して転送され、次いで、メモリアドレスレジスタ２１２により指定 されるメモリ位置での記憶ためにＭＩＵ１６８によってデジタルメモリ１７６に 転送される。ＭＩＵ間において転送されるバーストサブセットの各々は、メモリ 読出が行なわれることになるのかまたはメモリ書込が行なわれることになるのか を示すＲｑ信号によって先行される。 図２８は、図２４の４ＭＩＵシステム１６０に対する図２７のメモリ書込動作 に関連するデータおよび制御信号のタイミングを示すタイミング図である。クロ ックサイクル１〜２の間において、アドレスがセグメントバスから受取られる。 クロックサイクル２〜３の間において、データワードＤ０がセグメントバスから 受取られ、Ｒｑ信号がｐ０、ｐ１およびｐ２相互接続を介してＭＩＵ１６４、１ ６６、１６８に送られる。クロックサイクル３〜４の間において、データワード Ｄ１がセグメントバスから受取られ、バーストサブセットのフラグメントｄ０１ 、ｄ０２およびｄ０３がＭＩＵ１６４、１６６および１６８にそれぞれポートｐ ０、ｐ１およびｐ２の複数ビットマスタ相互接続を介して転送される。クロック サイクル４〜５の間において、データワードＤ２がセグメントバスから受取られ 、バーストサブセットのフラグメントｄ１１、ｄ１２およびｄ１３がＭＩＵ１６ ４、１６６および１６８にそれぞれポートｐ０、ｐ１およびｐ２の複数ビットマ スタ相互接続を介して転送される。クロックサイクル５〜６の間において、デー タワードＤ３がセグメントバスから受取られ、バーストサブセットフラグメント ｄ２１、ｄ２２およびｄ２３がＭＩＵ１６４、１６６および１６８にそれぞれポ ートｐ０、ｐ１およびｐ２の複数ビットマスタ相互接続を介して転送される。ク ロックサイクル６〜７の間において、バーストサブセットのフラグメントｄ３１ 、ｄ３２およびｄ３３がＭＩＵ１６４、１６６および１６８にそれぞれポートｐ ０、ｐ１およびｐ２の複数ビットマスタ相互接続を介して転送される。さらに、 クロックサイクル６〜７の間において、レジスタ２０６、２０８、２１０および ２１２にあるメモリアドレスがデジタルメモリ１７０、１７２、１７４および１ ７６の各々に与えられる。クロックサイクル７〜８の間において、メモリ書込イ ネーブル信号が各ＭＩＵに関連づけられる制御ユニットによって同時にアサート され、転送バッファ１８６、１８８、１９０および１９２に記憶されるデータバ ーストサブセット全体がそれぞれのデジタルメモリ１７０、１７２、１７４およ び１７６に並列に書込まれる。 図２９は、代表的なメモリ読出動作中における図２４の４ＭＩＵシステム１６ ０を介したバーストサブセットの流れを示す。まず、バーストの４つのワードが ４つの異なるデジタルメモリ１７０、１７２、１７４および１７６内に分配され る。メモリアドレス２１６はＭＩＵアドレスバッファ２０４に与えられ、ＭＩＵ アドレスバッファ２０４はそのアドレスを接続２１４を介してメモリアドレスレ ジスタ２０６、２０８、２１０および２１２に与える。デジタルメモリ１７０は バーストサブセットｄ００、ｄ１０、ｄ２０およびｄ３０をＭＩＵ１６２に与え 、次いでそれをそのバスインタフェース論理（図示せず）に直接転送する。デジ タルメモリ１７２はバーストサブセットｄ０１、ｄ１１、ｄ２１およびｄ３１を Ｍ ＩＵ１６４に与え、ＭＩＵ１６４はそれをＭＩＵ１６２にポートｐ０相互接続を 介して転送する。ＭＩＵ１６２は次いでそのサブセットをそれのバスインタフェ ース論理に転送する。デジタルメモリ１７４はバーストサブセットｄ０２、ｄ１ ２、ｄ２２およびｄ３２をＭＩＵ１６６に転送し、ＭＩＵ１６６はそれをＭＩＵ １６２にポートｐ１相互接続を介して転送する。ＭＩＵ１６２は次いでそのサブ セットをそれのバスインタフェース論理に転送する。デジタルメモリ１７６はバ ーストサブセットｄ０３、ｄ１３、ｄ２３およびｄ３３をＭＩＵ１６８に転送し 、ＭＩＵ１６８は次いでそれをＭＩＵ１６２にポートｐ２相互接続を介して転送 する。ＭＩＵ１６２は次いでそのサブセットをそれのバスインタフェース論理に 転送する。したがって、バースト２０２は異なるメモリから検索され、ＭＩＵ１ ６２のバスインタフェース論理において利用可能とされる。 図３０は、図２４の４ＭＩＵシステム１６０に対する図２９のメモリ読出動作 に関連するデータおよび制御信号のタイミングを示すタイミング図である。クロ ックサイクル１〜２の間において、アドレス信号がセグメントバスから受取られ る。クロックサイクル２〜３の間において、バスインタフェース論理によって先 行されるＲｑ信号がＭＩＵ１６２のｐ０、ｐ１およびｐ２相互接続を介して送ら れる。クロックサイクル４〜５の間において、メモリアドレスレジスタ２０６、 ２０８、２１０および２１２の各々にあるメモリアドレスがメモリ１７０、１７ ２、１７４および１７６に与えられる。クロックサイクル５〜６の間において、 メモリ出力イネーブル信号が各メモリに与えられ、データバーストサブセットの 全体が４つのメモリ１７０、１７２、１７４および１７６の各々から並列に読出 されて転送バッファ１８６、１８８、１９０および１９２に一時的な記憶のため に与えられる。クロックサイクル６〜７の間において、バイト幅フラグメントｄ ０１、ｄ０２およびｄ０３がＭＩＵ１６２にそれぞれポートｐ０、ｐ１およびｐ ２のスレーブ相互接続を介して転送される。クロックサイクル７〜８の間におい て、フラグメントｄ１１、ｄ１２およびｄ１３がＭＩＵ１６２にそれぞれポート ｐ０、ｐ１およびｐ２のスレーブ相互接続を介して転送され、データワードＤ０ がセグメントバスに与えられる。クロックサイクル８〜９の間において、フラグ メントｄ２１、ｄ２２およびｄ２３がＭＩＵ１６２にそれぞれポートｐ０、ｐ１ およびｐ２のスレーブ相互接続を介して転送され、データワードＤ１がセグメン トバスに与えられる。クロックサイクル９〜１０の間において、フラグメントｄ ３１、ｄ３２およびｄ３３がＭＩＵ１６２にそれぞれポートｐ０、ｐ１およびｐ ２のスレーブ相互接続を介して転送され、データワードＤ２がセグメントバスに 与えられる。クロックサイクル１０〜１１の間において、データワードＤ３がセ グメントバスに与えられる。 図３１〜図３６の例示的な図はこの発明のいくつかの考えられ得る適用例を示 す。これらの図において、スイッチシステム９８は、共有メモリの実現において 、待ち行列管理ユニット（「ＱＭＵ」）と呼ばれる。図３１はスタンドアローン 構成における基本的なスイッチの使用を示す。図３２は４ＭＩＵ（４ＱＭＵ）ス タック構成を示す。図３３は、イーサネットスイッチ実現例を示す。図３４はＡ ＴＭアップリンクを伴うイーサネットスイッチを示す。図３５は２ＭＩＵ（２Ｑ ＭＵ）スタック可能スイッチ／ルータを示す。図３６はアドレス導出（ＡＩＬ） を伴う４ＭＩＵ（４ＱＭＵ）高速イーサネットスイッチを示す。 図３７は、図４または図３９のそれのような、２つの共有メモリスイッチを組 合せて２倍の帯域幅を伴う、より大型の非ブロッキングスイッチをもたらす（た とえば、２つの３２×３２ １５５−ＭｂｐｓポートＡＴＭスイッチを組合せて 非ブロッキング６４×６４ １５５−ＭｂｐｓポートＡＴＭスイッチを構成する ）、改良された装置を示す。現在の実施例は３２×３２ＡＴＭスイッチを含む。 この改良例に従うと、この３２×３２ＡＴＭスイッチは時分割多重（ＴＤＭ）態 様で動作する。図３８の図のタイミングを参照して、このスイッチは、３２クロ ック入力段と３２クロック出力段（と４クロックギャップ）とに分けられる６８ クロック周期でサイクルする。２つの３２×３２スイッチチップセットおよび２ バンクの共有メモリを使用する。各３２×３２チップセットがその２つのバンク のいずれかにアクセスできるようにする。一方のチップセットが入力段にあると きに他方のチップセットが出力段にあるような位相差でそれらを動作させる。こ こで、出力段にある一方のチップセットが、伝送されるべきセルを、そのセルが あるバンクからフェッチするとき、入力段にある他方のチップセットは入来セル を書込むべき他方のバンクを選択する。 図３９の例示的な図は、ポートとバッファとの間のマトリックス相互接続線が 各バーストセグメントに対して複数ビット幅であってもよいことを明らかにする ために与えられる。したがって、バーストごとの複数ビットはクロックサイクル ごとに転送されてもよい。 この発明の特定的な実施例をここにおいて詳細に記載してきたが、この発明の 範囲から逸脱することなくこれら好ましい実施例にさまざまな修正がなされ得る 。したがって、前述の記載は、添付の請求の範囲において規定されるこの発明を 限定するよう意図されるものではない。

Claims (1)

1. 【特許請求の範囲】 １．バスインタフェースユニットと、 デジタルメモリへ、またはデジタルメモリから移動中の複数のデータバースト サブセットを記憶し得るバッファと、 バスインタフェースユニットと外部においてアクセス可能なマスタノードとの 間でデータを転送するマスタデータ経路と、前記バッファと外部においてアクセ ス可能なスレーブノードとの間でデータを転送するスレーブデータ経路と、前記 バスインタフェースユニットと前記バスとの間でデータを転送する直接データ経 路とを含む回路とを含むメモリインタフェースユニット。