JPH02288420A - Ｄａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は重み付は電流切り替え型のＤＡ変換器に関する
。

［従来の技術］ 従来から、重み付は電流切り替え型のＤＡ変換器として
第３図に示す回路が知られている。この回路は、上位３
ピツ）　（Ｄ＊〜Ｄ３）を電流加算型、下位５ビツト（
Ｄ　４〜Ｄａ）をＲ−２Ｒラダー抵抗型とした８ビツト
のＤＡ変換器である。

８ビツトのディジタル入力端子３１を介して入力される
８ビツトの入力データのうち、最上位ビットのデータＤ
１は入力バッファ３２Ａに入力され、第２ビツトのデー
タＤ２は大力バッファ３２Ｂに入力され、第３ビツト以
降のデータＤ３〜Ｄ８は入力バッファ３２Ｃに夫々入力
されている。

これら各人力バッフ１３２Ａ〜３２Ｃの出力は、クロッ
クバッファ３３からのクロック信号に同期してスイッチ
３５をオンオフ制御する。これにより選択された定電流
源３４の電流値が上位３ビ・ソトについては直接、下位
５ビツトについては電源端子３７と各スイッチ３５との
間に接続されたラダー抵抗を介して所定の重み付けをも
って加算される。この結果、アナログ出力端子３６から
はディジタル入力データに応じた電流値のアナログ出力
が得られることになる。

第４図はこの回路の基本的なブロックを示したもので、
−例として第２ビツトのデータＤ２の系統を取り出して
示した図である。大力バッファ３２Ｂに入力されたデー
タＤ２は、大力バッファ３２Ｂで内部論理信号に変換さ
れた後、クロック信号φによってマスターラッチ４１ａ
、４１ｂにラッチされる。ラッチされたデータはクロッ
ク反転信号φによってスレーブラッチ４２ａ、４２ｂに
転送される。更にこのデータはドライブ回路４３ａ　＋
　　４３　ｂでドライブされた後、電流スイッチ４４ａ
、４４ｂを駆動する。

このＤＡ変換器では、このようなブロックをビット数に
応じて複数並列動作させることによって同一の電流源と
電流スイッチとでＤＡ変換器を構成しているので、電流
値の相対精度が得やすいため精度が高く、高速動作に向
いているなどの利点を有している。

第５図は、電流源と電流スイッチの具体的な構成を示す
図である。トランジスタＱ、、Ｑ２により差動電流スイ
ッチが構成され、電位Ｖａでバイアスされたトランジス
タＱ３とエミッタ抵抗Ｒとにより定電流源部が構成され
ている。

このようなりＡ変換器を１チツプに集積化する場合、従
来は第６図に示すようなブロック配置及び配線を行って
いた。

即ち、基板１上には、ディジタル入力端子８の近傍に入
力バッファブロック２が配置され、続いて入力端子８側
から順に、マスター・スレーブラッチブロック３、ドラ
イブ回路ブロック４及びカレントスイッチブロック５が
ビット数に応じて複数配設されている。更にマスター・
スレーブラッチブロック３及びカレントスイッチブロッ
ク５の側方（下位ビット側）には夫々クロックバッファ
ブロック７及びバイアス回路ブロック６が配置されてい
る。

入力バッファブロック２の入力は夫々配線１６によりデ
ィジタル入力端子８に接続され、入力バッファブロック
２の出力は前述したようにビット数の重みに応じて配線
１７を介して複数のマスター・スレーブラッチブロック
３の入力へ接続されている。即ち、最上位ビットのデー
タＤＩを入力するディジタル入力端子３１に接続された
大力バッファブロック２の出力は、最上位ビット側から
４つのマスター・スレーブラッチブロック３の入力に配
線１７で接続され、第２ビツトのデータＤ２を入力する
ディジタル入力端子３１に接続された大力バッファブロ
ック２の出力は、最上位ビット側から５番目と６番目の
マスター・スレーブラッチブロック３の入力に配線１７
で接続され、更に第３ビツト以降のデータＤ３〜Ｄ８を
入力するディジタル入力端子３１に接続された入力バッ
ファブロック２の出力は、最上位ビット側から７番目以
降のマスラダ−・スレーブラッチブロック３の入力に夫
々配線１７で接続されている。

クロック入力端子１０に供給されたクロック信号はクロ
ックバッファブロック７により内部論理信号に変換され
た後、クロック信号線１２及びクロック反転信号１ｉ１
１３を介して各マスター・スレーブラッチブロック３に
供給されている。

基準電位端子９はＤＡ変換器のアナログ出力振幅を制御
する端子である。この基準電位端子９への印加電圧はバ
イアス回路ブロック６によってバイアス電圧ＶＢに変換
される。このバイアス電圧ＶＢは、前述した定電流用の
トランジスタＱ３のベース電位を設定するもので、バイ
アス配線１４及び接地配線１５を介して各カレントスイ
ッチブロック５に供給されている。

［発明が解決しようとする課題］ 上述した従来のＤＡ変換器では、複数のカレントスイッ
チブロック５を上位ビット側から下位ビット側にかけて
配設し、下位ビット側に配置されたバイアス回路ブロッ
ク８からバイアス配線１４と接地配線１５を介して各カ
レントスイッチブロック５内の定電流回路にバイアス電
圧を印加している。このため、バイアス配線１４及び接
地配線１５の布線抵抗によりバイアス回路ブロック６か
ら離れるに従って、前記定電流回路の電流値が少なくな
ってしまい、最上位ビット側のカレントスイッチブロッ
ク５の電流値は最小となってしまう。

特にこの回路においては、最上位ピッ）ＤＩは４倍の電
流重み付けを得るために、バイアス回路ブロック６から
最も遠い最上位ビット側から４つのカレントスイッチブ
ロック５を並列動作させるようにしているので、上記布
線抵抗の影響が大きく現れ、電流の重み付けを正確に行
なうことができないという問題点があった。

また、この他にも不純物濃度のばらつき、樹脂応力、熱
源との距離の違い及びパターン幅の形成ばらつき等がカ
レントスイッチブロック５の電流値のばらつき要因とな
るが、従来は、これらの要因に対しても影響を受けやす
く、正確な電流重み付けが得られないという問題点があ
った。

同様に、マスター・スレーブラッチブロック３について
も、上位桁のものほどクロック信号線１２及びクロック
反転信号線１３を介して入力されるクロック信号及びク
ロック反転信号の配線遅延が大きい。このため、上位ビ
ット側と下位ビット側とでカレントスイッチの切換えタ
イミングがずれ、ＤＡ変換器のアナログ出力にグリッチ
ノイズが発生してしまう。特に最上位ビットは切り換わ
るカレントスイッチの数が多いため、グリッチノイズも
大きくなる。

また、この他にもチップ形成条件のばらつき（ｈ　ＰＥ
１ベ一ス濃度及び接合容量等）によるスイッチングトラ
ンジスタのスピードばらつき等がカレントスイッチの切
換えタイミングのずれの要因となるが、これらの要因に
対しても、従来の構成では影響を受は易いという問題点
があった。

本発明はかかる問題点に鑑みてなされたものであって、
ビット間での電流ばらつきが少なく、かつグリッジノイ
ズの発生を効果的に防止することができるＤＡ変換器を
提供することを目的とする。

［課題を解決するための手段］ 本発明に係るＤＡ変換器は、半導体基板上に配設され入
力データの各ビットの重みに対応した数だけ並列動作す
る複数の単位定電流源ブロックと、これら単位定電流源
ブロック上に敷設されこれらブロックの配列方向に延び
る配線と、前記単位定電流源ブロックの配置された領域
の側方から前記配線を介して前記各単位定電流源ブロッ
クにバイアス電圧及び信号を供給する回路ブロックとを
備えたＤＡ変換器において、同一のビットに対応して並
列動作する複数の単位定電流源ブロックが、前記単位定
電流源ブロックの配置された領域に分散して配置されて
いることを特徴とする。

［作用］ 本発明によれば、同一のビットに対応して並列動作をす
る複数の単位定電流源ブロックが、定電流源ブロックの
配置されている領域に分散して配置されているので、こ
れらにバイアス電圧及び信号を供給する配線の布線抵抗
及び半導体基板の物理的特性等の影響が分散され、特定
のビットにその影響が強く現れるのを防止することがで
きる。

このため、電流重み付けの精度が向上してＤＡ変換精度
の向上を図ることができると共に、グリッジノイズの発
生を防止することができる。

［実施例］ 以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係る重み付は電流切り
替え型のＤＡ変換器の各ブロックの配置及びブロック間
の配線を示す図である。

この第１図の回路では、マスター・スレーブラッチブロ
ック３、ドライブ回路ブロック４及びカレントスイッチ
ブロック５からなる単位電流源ブロックと、各人力バッ
フ１ブロツク２とを接続する配線１１のパターンが従来
の回路と異なっている。他の部分は第６図に示した従来
の回路と同一である。

本回路においては、最上位ビットのデータＤＩが格納さ
れる入力バッファブロック２の出力が、配線１１を介し
て図中左側から１番目、３番目、５番目及び７番目の各
単位定電流源ブロックに接続され、第２ビツトのデータ
Ｄ２が格納される入力バッファブロック２の出力が、配
線１１を介して図中左側から２番目及び６番目の各単位
定電流源ブロックに接続され、第３ビツトのデータＤ３
が格納される入力バッファブロック２の出力が図中左側
から４番目の単位定電流源ブロックに接続されている。

このように、本実施例の回路では、各ビットのデータに
対応して並列に動作する複数の単位電流源ブロックが、
これらブロックが配置されている領域に分散して配置さ
れている。例えば、第３ビツトの単位定電流源ブロック
に対して、第２ビツトと最上位ビットの単位定電流源ブ
ロックは左右対称に配置されている。このような配置に
よれば、バイアス配線１４及び接地配線１５の布線抵抗
に起因してカレントスイッチブロック５の位置による電
流値の変化が生じても、分散効果による補正で上位３ビ
ツトの電流重み付けに誤差が生じることがない。

また、半導体基板の不順物濃度等の物理的性質のばらつ
きについても、このような分散配置によるランダマイズ
でばらつきを抑制することが可能である。特にカレント
スイッチブロック５の配列方向に線形的に変化する樹脂
応力及び不順物濃度のばらつきに対しては、このような
分散配置の効果は非常に大きい。

次にクロック信号線１２及びクロック反転信１号線１３
の配線遅延による前記アナログ出力へのグリッジノイズ
の発生について説明する。本実施例では、最上位ビット
と第２ビツトの全てのカレントスイッチブロック５とが
隣接配置され、最上位ビットのカレントスイッチブロッ
ク５のうち、２つのブロックが第３ビツトのカレントス
イッチブロック５と隣接配置されている。従って、前述
した理由により、カレントスイッチの切り替えタイミン
グがずれた場合、最上位ビットのカレントスイッチ間で
は従来よりもずれが大きくなるが、夫々下位ビットのカ
レントスイッチとのずれが小さくなるため、ピッ、ト間
の切り替えタイミングが平均化されて、アナログ出力に
生じるグリッジノイズを低減することができる。

また、前述し゛たような配線遅延以外の形成条件のばら
つきによるスピードのばらつきに対しても、従来よりも
影響を受けにくい配置となっており、これによるグリッ
ジノイズの発生も防止できる。

なお、本実施例では最上位ビットＤ、の入力バッファブ
ロック２の出力とマスター・スレーブラッチブロック３
の入力とを接続す不配線１１が従来例に比べ長くなって
いるが、スレーブラッチにおいてクロックに同期させて
信号を出力しているため、グリッジノイズに影響を与え
ることはない。

また、同じくビット重み付けに与える影響もない。

第２図は本発明の第２の実施例に係るＤＡ変換器のブロ
ック配置及び配線を示す図である。

この実施例では、第１図に示したカレントスイ、チブロ
ック５が更に定電流源ブロック２１と、スイッチブロッ
ク２２とに分割されたものとなっている。定電流源ブロ
ック２１は、その配列間隔が他のブロックの配列間隔よ
りも狭（なっている。

他の構成については、第１図に示した構成と同一である
。

本実施例によれば、定電流源ブロック２１の配列間隔が
第１図のものよりも狭いので、バイアス配線１４と接地
配線１５の布線抵抗値を従来よりも小さくすることがで
きる。また、従来のものよりも小さい領域に定電流源ブ
ロック２１が集積されているので、電流値のばらつきも
小さくなり、ビツト重み付は精度を上述した第１の実施
例よりも改善することができる。なお、この場合、少な
くともエミッタ抵抗のピッチを他のブロックのピッチよ
りも細かくすれば、上記の効果を得ることができる。

本実施例においても、入力バッファブロック２、マスタ
ースレーブラッチブロック３及びスイッチブロック２２
は、第１の実施例と同様に配置されているから、グリッ
チノイズも従来に比べて改善できる効果がある。

［発明の効果］ 以上説明したように本発明は、同一ビ−／　）に対応し
て並列動作をする複数の単位定電流源ブロックを分散配
置することにより、配線の布線抵抗及び半導体基板の物
理的特性等の影響が特定のビットに現れるのを防止する
ことができる。このため、ビット重み付は精度が向上し
、ＤＡ変換器の精度向上とＤＡ変換器の出力に現れるグ
リツチノイズの低減とを同時に図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＤＡ変換器のブロ
ック配置及び配線を示す平面図、第２図は本発明の第２
の実施例に係るＤＡ変換器のブロック配置及び配線を示
す平面図、第３図は重み付は電流切換型のＤＡ変換器の
回路図、第４図は同ＤＡ変換器の一部の構成を示すブロ
ック図、第５図は第４図における電流スイッチの詳細な
回路図、第６図は従来のＤＡ変換器のブロック配置及び
配線を示す平面図である。 １；基板、２；入力バッファブロック、３；マスター・
スレーブラッチブロック、４；ドライブ回路ブロック、
５：カレントスイッチブロック、６；バイアス回路ブａ
ツク、７；クロックバッファブロック、８；ディジタル
入力端子、９；基を電位端子、１０；クロック入力端子
、１１，１７；配線、１２；クロック信号、！、１３；
クロック反転信号線、１４；バイアス配線、１５；接地
配線、２１；定電流源ブロック、２２；スイッチブロッ
ク

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に配設され入力データの各ビットの
   重みに対応した数だけ並列動作する複数の単位定電流源
   ブロックと、これら単位定電流源ブロック上に敷設され
   これらブロックの配列方向に延びる配線と、前記単位定
   電流源ブロックの配置された領域の側方から前記配線を
   介して前記各単位定電流源ブロックにバイアス電圧及び
   信号を供給する回路ブロックとを備えたＤＡ変換器にお
   いて、同一のビットに対応して並列動作する複数の単位
   定電流源ブロックは、前記単位定電流源ブロックの配置
   された領域に分散して配置されていることを特徴とする
   ＤＡ変換器。