JP2829998B2 - リフレッシュ制御装置 - Google Patents
リフレッシュ制御装置Info
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- 238000000034 method Methods 0.000 description 2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミック型メモリに関し、特に、そのリ
フレッシュ制御装置に関する。
フレッシュ制御装置に関する。
［従来の技術］ マイクロプロセッサ及び周辺装置とダイナミック・メ
モリ・ユニットをインターフェースする場合には、マイ
クロプロセッサ及び周辺装置より出力される信号からダ
イナミック・メモリ・ユニットに適合する信号を作り出
すと共に、リフレッシュを定期的に行うための回路が必
要である。
モリ・ユニットをインターフェースする場合には、マイ
クロプロセッサ及び周辺装置より出力される信号からダ
イナミック・メモリ・ユニットに適合する信号を作り出
すと共に、リフレッシュを定期的に行うための回路が必
要である。
第３図にマイクロプロセッサによるダイナミック・メ
モリに対するリフレッシュ制御装置の従来例を示す。ア
ドレス・デコーダ102は、マイクロプロセッサ101からの
メモリ・アクセス要求信号128により必要なメモリ・デ
バイスを選択する。リフレッシュ・タイマ103は、ダイ
ナミック・メモリを一定間隔でリフレッシュするための
リフレッシュ要求信号121を発生する。このリフレッシ
ュ要求信号121は、ダイナミック・メモリのデータを保
持するために許容される最長のリフレッシュ・タイミン
グより充分早いタイミングに設定される。リフレッシュ
・アービタ104は、リフレッシュ要求信号121毎にマイク
ロプロセッサ101のメモリ・アクセスの要求を待たせる
ように競合を裁定し、マイクロプロセッサ101にバス・
サイクル待ち合わせ要求信号129を出力し、マイクロプ
ロセッサ101はリフレッシュ・サイクル期間中メモリ・
アクセスを行わないことにしている。アドレス・マルチ
プレクサ105は、マイクロプロセッサ101からのメイン・
アドレス・バス123と、リフレッシュ・アドレス・カウ
ンタ107からのリフレッシュ・アドレス・バス124とをア
ドレス選択信号122によって選択し、ダイナミック・メ
モリ・アドレス・バス125とする。ダイナミック・メモ
リ・ユニット106は、このダイナミック・メモリ・アド
レス・バス125、タイミング・ジェネレータからの各種
信号▲▼，▲▼，▲▼と、データ・バ
ス130にデータ・バス・バッファ109を通したデータ信号
を入力とするダイナミック・メモリ群である。タイミン
グ・ジェネレータ108は、ダイナミック・メモリに適合
するように、▲▼，▲▼，▲▼等のタ
イミング信号を作り出す。
モリに対するリフレッシュ制御装置の従来例を示す。ア
ドレス・デコーダ102は、マイクロプロセッサ101からの
メモリ・アクセス要求信号128により必要なメモリ・デ
バイスを選択する。リフレッシュ・タイマ103は、ダイ
ナミック・メモリを一定間隔でリフレッシュするための
リフレッシュ要求信号121を発生する。このリフレッシ
ュ要求信号121は、ダイナミック・メモリのデータを保
持するために許容される最長のリフレッシュ・タイミン
グより充分早いタイミングに設定される。リフレッシュ
・アービタ104は、リフレッシュ要求信号121毎にマイク
ロプロセッサ101のメモリ・アクセスの要求を待たせる
ように競合を裁定し、マイクロプロセッサ101にバス・
サイクル待ち合わせ要求信号129を出力し、マイクロプ
ロセッサ101はリフレッシュ・サイクル期間中メモリ・
アクセスを行わないことにしている。アドレス・マルチ
プレクサ105は、マイクロプロセッサ101からのメイン・
アドレス・バス123と、リフレッシュ・アドレス・カウ
ンタ107からのリフレッシュ・アドレス・バス124とをア
ドレス選択信号122によって選択し、ダイナミック・メ
モリ・アドレス・バス125とする。ダイナミック・メモ
リ・ユニット106は、このダイナミック・メモリ・アド
レス・バス125、タイミング・ジェネレータからの各種
信号▲▼，▲▼，▲▼と、データ・バ
ス130にデータ・バス・バッファ109を通したデータ信号
を入力とするダイナミック・メモリ群である。タイミン
グ・ジェネレータ108は、ダイナミック・メモリに適合
するように、▲▼，▲▼，▲▼等のタ
イミング信号を作り出す。
［発明が解決しようとする問題点］ 上述した従来のダイナミック・メモリ・リフレッシュ
方式においては、マイクロプロセッサ及び周辺装置から
のメモリ・アクセス要求がダイナミック・メモリのリフ
レッシュ・サイクル期間であった場合、マイクロプロセ
ッサ及び周辺装置はメモリ・アクセスを行わず複数回に
わたってメモリ・アクセスを禁止されることになるの
で、データ処理速度が低下するという問題点がある。
方式においては、マイクロプロセッサ及び周辺装置から
のメモリ・アクセス要求がダイナミック・メモリのリフ
レッシュ・サイクル期間であった場合、マイクロプロセ
ッサ及び周辺装置はメモリ・アクセスを行わず複数回に
わたってメモリ・アクセスを禁止されることになるの
で、データ処理速度が低下するという問題点がある。
［発明の従来技術に対する相違点］ 上述した従来のダイナミック・メモリ・リフレッシュ
方式では、ダイナミック・メモリのプログラム領域また
はデータ領域のいずれかに属する使用領域、不使用領域
のいかんにかかわらず全ての領域についてリフレッシュ
することに対し、本発明は使用領域のみについてリフレ
ッシュすることにより、不使用領域をリフレッシュして
いた期間にもマイクロプロセッサ及び周辺装置からのメ
モ・アクセス要求を受け付けるという相違点を有する。
方式では、ダイナミック・メモリのプログラム領域また
はデータ領域のいずれかに属する使用領域、不使用領域
のいかんにかかわらず全ての領域についてリフレッシュ
することに対し、本発明は使用領域のみについてリフレ
ッシュすることにより、不使用領域をリフレッシュして
いた期間にもマイクロプロセッサ及び周辺装置からのメ
モ・アクセス要求を受け付けるという相違点を有する。
［問題点を解決するための手段］ 本願発明の第１の要旨は、ダイナミックメモリの使用
領域のみをリフレッシュするリフレッシュ制御装置にお
いて、前記ダイナミックメモリのアドレス毎に使用領域
か否かの情報を記憶する記憶手段と、リフレッシュタイ
ミングを計数するリフレッシュタイマと、リフレッシュ
アドレスを生成するリフレッシュアドレスカウンタと、
前記リフレッシュアドレスカウンタの出力をアドレスと
して前記記憶手段から読み出される使用領域か否かの前
記情報が未使用領域を示す情報であると前記リフレッシ
ュタイマからリフレッシュタイミング出力されてもリフ
レッシュしないように制御する手段と、前記読み出され
た情報が未使用領域を示す情報である場合に前記リフレ
ッシュアドレスに代えてメインアドレスをダイナミック
メモリに与えるようにする手段とを有することを特徴と
するリフレッシュ制御装置であり。本願発明の第２の要
旨は、ダイナミックメモリの使用領域のみをリフレッシ
ュするリフレッシュ制御装置において、前記ダイナミッ
クメモリの使用領域と未使用領域の境界アドレスを記憶
する記憶手段と、リフレッシュタイミングを計数するリ
フレッシュタイマと、リフレッシュアドレスを生成する
リフレッシュアドレスカウンタと、前記カウンタの出力
アドレスと前記記憶手段から読み出したアドレスとを比
較する手段と、前記比較した結果よりカウンタの出力ア
ドレスが未使用領域であると前記リフレッシュタイマか
らリフレッシュタイミング出力されてもリフレッシュし
ないように制御する手段とを有することである。
領域のみをリフレッシュするリフレッシュ制御装置にお
いて、前記ダイナミックメモリのアドレス毎に使用領域
か否かの情報を記憶する記憶手段と、リフレッシュタイ
ミングを計数するリフレッシュタイマと、リフレッシュ
アドレスを生成するリフレッシュアドレスカウンタと、
前記リフレッシュアドレスカウンタの出力をアドレスと
して前記記憶手段から読み出される使用領域か否かの前
記情報が未使用領域を示す情報であると前記リフレッシ
ュタイマからリフレッシュタイミング出力されてもリフ
レッシュしないように制御する手段と、前記読み出され
た情報が未使用領域を示す情報である場合に前記リフレ
ッシュアドレスに代えてメインアドレスをダイナミック
メモリに与えるようにする手段とを有することを特徴と
するリフレッシュ制御装置であり。本願発明の第２の要
旨は、ダイナミックメモリの使用領域のみをリフレッシ
ュするリフレッシュ制御装置において、前記ダイナミッ
クメモリの使用領域と未使用領域の境界アドレスを記憶
する記憶手段と、リフレッシュタイミングを計数するリ
フレッシュタイマと、リフレッシュアドレスを生成する
リフレッシュアドレスカウンタと、前記カウンタの出力
アドレスと前記記憶手段から読み出したアドレスとを比
較する手段と、前記比較した結果よりカウンタの出力ア
ドレスが未使用領域であると前記リフレッシュタイマか
らリフレッシュタイミング出力されてもリフレッシュし
ないように制御する手段とを有することである。
［実施例］ 次に、本発明の第１実施例について図面を参照して説
明する。
明する。
第１図に第１実施例のダイナミック・メモリ制御回路
の回路図を示す。本実施例ではダイナミック・メモリ・
ユニット106をアクセスする上位メイン・アドレス・バ
ス126を信号▲▼のタイミングで出力するロウ・
アドレスとしてダイナミック・メモリを▲▼オン
リ・リフレッシュ・モードで動作させる。従って、アド
レス・レジスタ201には、上位メイン・アドレス126側を
指定することになり、下位メイン・アドレス127側は指
定できない。このように、ダイナミック・メモリの上位
アドレス側を指定することでダイナミック・メモリユニ
ットのアドレス空間をブロック毎に分けて使用領域／不
使用領域の指定をすることになる。アドレス・レジスタ
201はリフレッシュ・アドレス・バス124と同じビット幅
を持ち、I/Oポートに割り当てる。ここに、ダイナミッ
ク・メモリ・ユニット106の使用領域と不使用領域の境
界アドレスを登録する。バリッド・フラグ202はアドレ
ス・レジスタ201が有効であることを意味するフラグで
ある。これらのアドレス・レジスタ201とバリッド・フ
ラグ202とはI/Oアクセス要求信号222とアドレス・デコ
ーダ203によりマイクロプロセッサ101より、読み込みま
たは書き込みを制御される。リフレッシュ・アドレス・
コンパレータ204は、アドレス・レジスタ201の出力とリ
フレッシュ・アドレス・バス124のアドレスを比較して
リフレッシュ・アドレス・バス124のアドレスの方が大
きい場合にリフレッシュ不要信号221をアクティブにな
るようにする。この時、バリッド・フラグ202との論理
積205を求めリフレッシュ不要信号221をマスクする。リ
フレッシュ・アービタ104はこのリフレッシュ不要信号2
21により、リフレッシュ・サイクル期間であってもマイ
クロプロセッサ101からダイナミック・メモリ・ユニッ
ト106へのアクセスを可能とさせる。
の回路図を示す。本実施例ではダイナミック・メモリ・
ユニット106をアクセスする上位メイン・アドレス・バ
ス126を信号▲▼のタイミングで出力するロウ・
アドレスとしてダイナミック・メモリを▲▼オン
リ・リフレッシュ・モードで動作させる。従って、アド
レス・レジスタ201には、上位メイン・アドレス126側を
指定することになり、下位メイン・アドレス127側は指
定できない。このように、ダイナミック・メモリの上位
アドレス側を指定することでダイナミック・メモリユニ
ットのアドレス空間をブロック毎に分けて使用領域／不
使用領域の指定をすることになる。アドレス・レジスタ
201はリフレッシュ・アドレス・バス124と同じビット幅
を持ち、I/Oポートに割り当てる。ここに、ダイナミッ
ク・メモリ・ユニット106の使用領域と不使用領域の境
界アドレスを登録する。バリッド・フラグ202はアドレ
ス・レジスタ201が有効であることを意味するフラグで
ある。これらのアドレス・レジスタ201とバリッド・フ
ラグ202とはI/Oアクセス要求信号222とアドレス・デコ
ーダ203によりマイクロプロセッサ101より、読み込みま
たは書き込みを制御される。リフレッシュ・アドレス・
コンパレータ204は、アドレス・レジスタ201の出力とリ
フレッシュ・アドレス・バス124のアドレスを比較して
リフレッシュ・アドレス・バス124のアドレスの方が大
きい場合にリフレッシュ不要信号221をアクティブにな
るようにする。この時、バリッド・フラグ202との論理
積205を求めリフレッシュ不要信号221をマスクする。リ
フレッシュ・アービタ104はこのリフレッシュ不要信号2
21により、リフレッシュ・サイクル期間であってもマイ
クロプロセッサ101からダイナミック・メモリ・ユニッ
ト106へのアクセスを可能とさせる。
次に、動作について説明する。マイクロプロセッサ10
1からアドレス・レジスタ201にｎを書き込み、バリッド
・フラグ202を「１」に立てておく。この場合、ダイナ
ミック・メモリ106の使用領域ブロックはダイナミック
・メモリ106の上位アドレス側の０番地からｎ番地に、
不使用領域ブロックはダイナミック・メモリ106の上位
アドレス側のｎ＋１番地からメモリの最後までとなる。
1からアドレス・レジスタ201にｎを書き込み、バリッド
・フラグ202を「１」に立てておく。この場合、ダイナ
ミック・メモリ106の使用領域ブロックはダイナミック
・メモリ106の上位アドレス側の０番地からｎ番地に、
不使用領域ブロックはダイナミック・メモリ106の上位
アドレス側のｎ＋１番地からメモリの最後までとなる。
まず、リフレッシュ・アドレス・カウンタ107がｍ番
地［０≦ｍ＜ｎ］を指している場合、つまり、ダイナミ
ック・メモリの使用領域ブロックを指している場合を考
える。リフレッシュ・タイマ103がある一定期間毎にリ
フレッシュ要求信号121をアクティブにすると、リフレ
ッシュ・アービタ104は、リフレッシュ・アドレス・カ
ウンタ107に１番地インクリメントすることを通知し、
ｍ＋１番地をリフレッシュ・アドレス124として出力す
る。このリフレッシュ・アドレス124m＋１番地とアドレ
ス・レジスタ201の出力とをリフレッシュ・アドレス・
コンパレータ204によって比較する。リフレッシュ・ア
ドレス・コンパレータはこのリフレッシュ・アドレス12
4はダイナミック・メモリ106の使用領域ブロックである
と判断するので、リフレッシュ不要信号221はインアク
ティブ状態となる。この時、リフレッシュ・アービタ10
4は、アドレス選択信号122を使ってアドレス・マルチプ
レクサ105により、ダイナミック・メモリ・アドレス125
はリフレッシュ・アドレス124m＋１番地を出力し、リフ
レッシュを開始させる。このリフレッシュ動作中に、マ
イクロプロセッサ101からのメモリ・アクセス要求信号1
28がアクティブとなった場合、バス・サイクル待ち合わ
せ要求信号129をリフレッシュが終了するまでアクティ
ブにしてマイクロ・プロセッサを待たせる。
地［０≦ｍ＜ｎ］を指している場合、つまり、ダイナミ
ック・メモリの使用領域ブロックを指している場合を考
える。リフレッシュ・タイマ103がある一定期間毎にリ
フレッシュ要求信号121をアクティブにすると、リフレ
ッシュ・アービタ104は、リフレッシュ・アドレス・カ
ウンタ107に１番地インクリメントすることを通知し、
ｍ＋１番地をリフレッシュ・アドレス124として出力す
る。このリフレッシュ・アドレス124m＋１番地とアドレ
ス・レジスタ201の出力とをリフレッシュ・アドレス・
コンパレータ204によって比較する。リフレッシュ・ア
ドレス・コンパレータはこのリフレッシュ・アドレス12
4はダイナミック・メモリ106の使用領域ブロックである
と判断するので、リフレッシュ不要信号221はインアク
ティブ状態となる。この時、リフレッシュ・アービタ10
4は、アドレス選択信号122を使ってアドレス・マルチプ
レクサ105により、ダイナミック・メモリ・アドレス125
はリフレッシュ・アドレス124m＋１番地を出力し、リフ
レッシュを開始させる。このリフレッシュ動作中に、マ
イクロプロセッサ101からのメモリ・アクセス要求信号1
28がアクティブとなった場合、バス・サイクル待ち合わ
せ要求信号129をリフレッシュが終了するまでアクティ
ブにしてマイクロ・プロセッサを待たせる。
同様に、リフレッシュ・アドレス・カウンタ107がｋ
番地［ｎ≦ｋ］を指している場合、つまり、ダイナミッ
ク・メモリの不使用領域ブロックを指している場合を考
える。リフレッシュ・タイマ103からのリフレッシュ要
求信号121がアクティブとなるとリフレッシュ・アドレ
ス124はｋ＋１番地を示す。このリフレッシュ・アドレ
ス124k＋１番地とアドレス・レジスタ201の出力をリフ
レッシュ・アドレス・コンパレータ204によって比較す
ると、このリフレッシュ・アドレス124はダイナミック
・メモリ106の不使用領域ブロックであると判断され、
リフレッシュ不要信号221はアクティブ状態になる。こ
の時、リフレッシュ・アービタ104はアドレス選択信号1
22を使ってアドレス・マルチプレクサ105により、ダイ
ナミック・メモリ・アドレス125にメイン・アドレス123
を出力し、マイクロプロセッサ101からのメモリ・アク
セス要求信号128がアクティブとなった場合、マイクロ
プロセッサ101はダイナミック・メモリ106へのアクセス
を実行する。
番地［ｎ≦ｋ］を指している場合、つまり、ダイナミッ
ク・メモリの不使用領域ブロックを指している場合を考
える。リフレッシュ・タイマ103からのリフレッシュ要
求信号121がアクティブとなるとリフレッシュ・アドレ
ス124はｋ＋１番地を示す。このリフレッシュ・アドレ
ス124k＋１番地とアドレス・レジスタ201の出力をリフ
レッシュ・アドレス・コンパレータ204によって比較す
ると、このリフレッシュ・アドレス124はダイナミック
・メモリ106の不使用領域ブロックであると判断され、
リフレッシュ不要信号221はアクティブ状態になる。こ
の時、リフレッシュ・アービタ104はアドレス選択信号1
22を使ってアドレス・マルチプレクサ105により、ダイ
ナミック・メモリ・アドレス125にメイン・アドレス123
を出力し、マイクロプロセッサ101からのメモリ・アク
セス要求信号128がアクティブとなった場合、マイクロ
プロセッサ101はダイナミック・メモリ106へのアクセス
を実行する。
次に、本発明の第２実施例について図面を参照して説
明する。
明する。
第２図に第２実施例のダイナミック・メモリ制御回路
の回路図を示す。ダイナミック・メモリ・ユニット106
をアクセスする上位メイン・アドレス・バス126を、▲
▼のタイミングで出力するロウ・アドレスとして
▲▼オンリ・リフレッシュ・モードで動作させ
る。バリッド・メモリ301はリフレッシュ・アドレス・
バス124のそれぞれのアドレスに対して、使用領域ブロ
ックまたは不使用領域ブロックのどちらかを表すバリッ
ド・フラグを持つメモリである。
の回路図を示す。ダイナミック・メモリ・ユニット106
をアクセスする上位メイン・アドレス・バス126を、▲
▼のタイミングで出力するロウ・アドレスとして
▲▼オンリ・リフレッシュ・モードで動作させ
る。バリッド・メモリ301はリフレッシュ・アドレス・
バス124のそれぞれのアドレスに対して、使用領域ブロ
ックまたは不使用領域ブロックのどちらかを表すバリッ
ド・フラグを持つメモリである。
マイクロプロセッサ101からアドレス・レジスタ201に
ｎを書き込み、バリッド・ビット303にダイナミック・
メモリ106の使用領域の時は「１」を、不使用領域の時
は「０」を設定する。そして、リフレッシュ・マルチプ
レクサ304をアドレス・レジスタ302の出力側にすること
によりバリッド・メモリ301のアドレス・レジスタ302を
アドレスとするｎ番地のところにバリッド・ビット303
の出力を書き込む。このリフレッシュ・マルチプレクサ
304はマイクロプロセッサ101がバリッド・メモリ301を
アクセスするとき以外は、常にリフレッシュ・アドレス
124を選択する。こうすることで、ダイナミック・メモ
リの上位アドレス側を指定することでダイナミック・メ
モリ・ユニット106のアドレス空間の全てをブロック毎
に分けて使用領域／不使用領域の指定をすることができ
る。
ｎを書き込み、バリッド・ビット303にダイナミック・
メモリ106の使用領域の時は「１」を、不使用領域の時
は「０」を設定する。そして、リフレッシュ・マルチプ
レクサ304をアドレス・レジスタ302の出力側にすること
によりバリッド・メモリ301のアドレス・レジスタ302を
アドレスとするｎ番地のところにバリッド・ビット303
の出力を書き込む。このリフレッシュ・マルチプレクサ
304はマイクロプロセッサ101がバリッド・メモリ301を
アクセスするとき以外は、常にリフレッシュ・アドレス
124を選択する。こうすることで、ダイナミック・メモ
リの上位アドレス側を指定することでダイナミック・メ
モリ・ユニット106のアドレス空間の全てをブロック毎
に分けて使用領域／不使用領域の指定をすることができ
る。
まず、リフレッシュ・アドレス・カウンタ107がｍ番
地を指している場合を考える。リフリッシュ、タイマ10
3がある一定期間毎にリフレッシュ要求信号121をアクテ
ィブにする。このリフレッシュ要求信号121がアクティ
ブになるとリフレッシュ・アービタ104はリフレッシュ
・アドレス・カウンタ107に１番地インクリメントする
ことを通知し、ｍ＋１番地をリフレッシュ・アドレス12
4として出力する。このリフレッシュ・アドレス124m＋
１番地はリフレッシュ・マルチプレクサ304を通りバリ
ッド・メモリ301に出力する。バリッド・メモリ301は、
このアドレスｍ＋１番地に対応するバリッド・フラグを
リフレッシュ不要信号321としてリフレッシュ・アービ
タ104に出力する。このバリッド・フラグによりリフレ
ッシュ不要信号321はダイナミック・メモリ106の使用領
域ブロックであればインアクティブにし、不使用領域ブ
ロックであればアクティブにする。
地を指している場合を考える。リフリッシュ、タイマ10
3がある一定期間毎にリフレッシュ要求信号121をアクテ
ィブにする。このリフレッシュ要求信号121がアクティ
ブになるとリフレッシュ・アービタ104はリフレッシュ
・アドレス・カウンタ107に１番地インクリメントする
ことを通知し、ｍ＋１番地をリフレッシュ・アドレス12
4として出力する。このリフレッシュ・アドレス124m＋
１番地はリフレッシュ・マルチプレクサ304を通りバリ
ッド・メモリ301に出力する。バリッド・メモリ301は、
このアドレスｍ＋１番地に対応するバリッド・フラグを
リフレッシュ不要信号321としてリフレッシュ・アービ
タ104に出力する。このバリッド・フラグによりリフレ
ッシュ不要信号321はダイナミック・メモリ106の使用領
域ブロックであればインアクティブにし、不使用領域ブ
ロックであればアクティブにする。
ここで、リフレッシュ不要信号321がインアクティブ
の時、リフレッシュ・アービタ104は、アドレス選択信
号122を使ってアドレス・マルチプレクサ105により、ダ
イナミック・メモリ・アドレス125にリフレッシュ・ア
ドレス124m＋１番地を出力し、リフレッシュを始める。
このリフレッシュ動作中に、マイクロ・プロセッサ101
からのメモリ・アクセス要求信号128がアクティブとな
った場合、バス・サイクル待ち合わせ要求信号129をリ
フレッシュが終了するまでアクティブにしてマイクロプ
ロセッサを待たせる。
の時、リフレッシュ・アービタ104は、アドレス選択信
号122を使ってアドレス・マルチプレクサ105により、ダ
イナミック・メモリ・アドレス125にリフレッシュ・ア
ドレス124m＋１番地を出力し、リフレッシュを始める。
このリフレッシュ動作中に、マイクロ・プロセッサ101
からのメモリ・アクセス要求信号128がアクティブとな
った場合、バス・サイクル待ち合わせ要求信号129をリ
フレッシュが終了するまでアクティブにしてマイクロプ
ロセッサを待たせる。
次に、リフレッシュ不要信号321がアクティブの時、
リフレッシュ・アービタ104は、アドレス選択信号122を
使ってアドレス・マルチプレクサ105により、ダイナミ
ック・メモリ・アドレス125にメイン・アドレス123を出
力し、マイクロプロセッサ101からのメモリ・アクセス
要求信号128がアクティブとなった場合、マイクロプロ
セッサ101はダイナミック・メモリ106へのアクセスを実
行する。
リフレッシュ・アービタ104は、アドレス選択信号122を
使ってアドレス・マルチプレクサ105により、ダイナミ
ック・メモリ・アドレス125にメイン・アドレス123を出
力し、マイクロプロセッサ101からのメモリ・アクセス
要求信号128がアクティブとなった場合、マイクロプロ
セッサ101はダイナミック・メモリ106へのアクセスを実
行する。
［発明の効果］ 以上説明したように本発明は、ダイナミック・メモリ
の不使用領域、すなわちプログラム領域及びデータ領域
のどちらにも属さない領域においてリフレッシュを行わ
ないことにより、この実行しないリフレッシュ・サイク
ル期間にマイクロプロセッサ及び周辺装置からのメモリ
・アクセス動作が起こった場合もリフレッシュを待つ必
要がなくなり、データ処理の低下を阻止できる効果があ
る。
の不使用領域、すなわちプログラム領域及びデータ領域
のどちらにも属さない領域においてリフレッシュを行わ
ないことにより、この実行しないリフレッシュ・サイク
ル期間にマイクロプロセッサ及び周辺装置からのメモリ
・アクセス動作が起こった場合もリフレッシュを待つ必
要がなくなり、データ処理の低下を阻止できる効果があ
る。
第１図は本発明の第１実施例を示した回路図、第２図は
本発明の第２実施例を示した回路図、第３図は従来例の
ダイナミック・メモリ制御回路を示した回路図である。 101……マイクロプロセッサ、 102……アドレス・デコーダ、 103……リフレッシュ・タイマ、 104……リフレッシュ・アービタ、 105……アドレス・マルチプレクサ、 106……ダイナミック・メモリ・ユニット、 107……リフレッシュ・アドレス・カウンタ、 108……タイミング・ジェネレータ、 109……データ・バス・バッファ、 121……リフレッシュ要求信号、 122……アドレス選択信号、 123……メイン・アドレス・バス、 124……リフレッシュ・アドレス・バス、 125……ダイナミック・メモリ・アドレス・バス、 126……上位メイン・アドレス・バス、 127……下位メイン・アドレス・バス、 128……メモリ・アクセス要求信号、 129……バス・サイクル待ち合わせ要求信号、 130……データ・バス、 201……アドレス・レジスタ、 202……バリッド・フラグ、 203……アドレス・デコーダ、 204……リフレッシュ・アドレス・コンパレータ、 205……論理積ゲート、 221……リフレッシュ不要信号、 222……I/Oアクセス要求信号、 301……バリッド・メモリ、 302……アドレス・レジスタ、 303……バリッド・ビット、 304……リフレッシュ・マルチプレクサ、 305……アドレス・デコーダ、 321……リフレッシュ不要信号、 322……I/Oアクセス要求信号。
本発明の第２実施例を示した回路図、第３図は従来例の
ダイナミック・メモリ制御回路を示した回路図である。 101……マイクロプロセッサ、 102……アドレス・デコーダ、 103……リフレッシュ・タイマ、 104……リフレッシュ・アービタ、 105……アドレス・マルチプレクサ、 106……ダイナミック・メモリ・ユニット、 107……リフレッシュ・アドレス・カウンタ、 108……タイミング・ジェネレータ、 109……データ・バス・バッファ、 121……リフレッシュ要求信号、 122……アドレス選択信号、 123……メイン・アドレス・バス、 124……リフレッシュ・アドレス・バス、 125……ダイナミック・メモリ・アドレス・バス、 126……上位メイン・アドレス・バス、 127……下位メイン・アドレス・バス、 128……メモリ・アクセス要求信号、 129……バス・サイクル待ち合わせ要求信号、 130……データ・バス、 201……アドレス・レジスタ、 202……バリッド・フラグ、 203……アドレス・デコーダ、 204……リフレッシュ・アドレス・コンパレータ、 205……論理積ゲート、 221……リフレッシュ不要信号、 222……I/Oアクセス要求信号、 301……バリッド・メモリ、 302……アドレス・レジスタ、 303……バリッド・ビット、 304……リフレッシュ・マルチプレクサ、 305……アドレス・デコーダ、 321……リフレッシュ不要信号、 322……I/Oアクセス要求信号。
Claims (2)
- 【請求項１】ダイナミックメモリの使用領域のみをリフ
レッシュするリフレッシュ制御装置において、前記ダイ
ナミックメモリのアドレス毎に使用領域か否かの情報を
記憶する記憶手段と、リフレッシュタイミングを計数す
るリフレッシュタイマと、リフレッシュアドレスを生成
するリフレッシュアドレスカウンタと、前記リフレッシ
ュアドレスカウンタの出力をアドレスとして前記記憶手
段から読み出される使用領域か否かの前記情報が未使用
領域を示す情報であると前記リフレッシュタイマからリ
フレッシュタイミング出力されてもリフレッシュしない
ように制御する手段と、前記読み出された情報が未使用
領域を示す情報である場合に前記リフレッシュアドレス
に代えてメインアドレスをダイナミックメモリに与える
ようにする手段とを有することを特徴とするリフレッシ
ュ制御装置。 - 【請求項２】ダイナミックメモリの使用領域のみをリフ
レッシュするリフレッシュ制御装置において、前記ダイ
ナミックメモリの使用領域と未使用領域の境界アドレス
を記憶する記憶手段と、リフレッシュタイミングを計数
するリフレッシュタイマと、リフレッシュアドレスを生
成するリフレッシュアドレスカウンタと、前記カウンタ
の出力アドレスと前記記憶手段から読み出したアドレス
とを比較する手段と、前記比較した結果よりカウンタの
出力アドレスが未使用領域であると前記リフレッシュタ
イマからリフレッシュタイミング出力されてもリフレッ
シュしないように制御する手段とを有することを特徴と
するリフレッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331712A JP2829998B2 (ja) | 1988-12-27 | 1988-12-27 | リフレッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331712A JP2829998B2 (ja) | 1988-12-27 | 1988-12-27 | リフレッシュ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177081A JPH02177081A (ja) | 1990-07-10 |
| JP2829998B2 true JP2829998B2 (ja) | 1998-12-02 |
Family
ID=18246746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331712A Expired - Fee Related JP2829998B2 (ja) | 1988-12-27 | 1988-12-27 | リフレッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829998B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4036487B2 (ja) | 1995-08-18 | 2008-01-23 | 株式会社ルネサステクノロジ | 半導体記憶装置、および半導体回路装置 |
| KR100479821B1 (ko) | 2002-05-17 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313196A (ja) * | 1986-07-04 | 1988-01-20 | Hitachi Ltd | リフレツシユ方式 |
-
1988
- 1988-12-27 JP JP63331712A patent/JP2829998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177081A (ja) | 1990-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |