JPH11176155A - Ｄｒａｍリフレッシュ回路 - Google Patents
Ｄｒａｍリフレッシュ回路Info
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- JPH11176155A JPH11176155A JP9362862A JP36286297A JPH11176155A JP H11176155 A JPH11176155 A JP H11176155A JP 9362862 A JP9362862 A JP 9362862A JP 36286297 A JP36286297 A JP 36286297A JP H11176155 A JPH11176155 A JP H11176155A
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- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】データ転送速度を向上し、消費電力を低減する
とともに、ＤＲＡＭのリフレッシュサイクルを確実に満
たし且つハードウエア規模の増大を抑止低減するＤＲＡ
Ｍリフレッシュ回路の提供。 【解決手段】ＭＤＲＡＭの記憶内容を一定時間毎にリフ
レッシュするリフレッシュ回路において、ＤＲＡＭにア
クセス中であるか否かを示す信号に基づき、リフレッシ
ュを要求する信号を必要な全リフレッシュアドレスに対
して出力するか、または、リフレッシュサイクル内に１
回もアクセスされないアドレスのみに対してリフレッシ
ュ要求を出力するかを選択する手段を備える。
とともに、ＤＲＡＭのリフレッシュサイクルを確実に満
たし且つハードウエア規模の増大を抑止低減するＤＲＡ
Ｍリフレッシュ回路の提供。 【解決手段】ＭＤＲＡＭの記憶内容を一定時間毎にリフ
レッシュするリフレッシュ回路において、ＤＲＡＭにア
クセス中であるか否かを示す信号に基づき、リフレッシ
ュを要求する信号を必要な全リフレッシュアドレスに対
して出力するか、または、リフレッシュサイクル内に１
回もアクセスされないアドレスのみに対してリフレッシ
ュ要求を出力するかを選択する手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のリフレッシュ回路に関する。
し、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のリフレッシュ回路に関する。
【０００２】
【従来の技術】従来、この種のＤＲＡＭリフレッシュ回
路は、ＤＲＡＭの全ロウアドレスに対し、常に一定周期
ごとにリフレッシュを行っていた。また、不要なリフレ
ッシュを削減する目的で、ＤＲＡＭにアクセスが行われ
たときにどのアドレスにアクセスが行われたかを記憶す
るＲＡＭを用意し、そのアドレスに対して次回のリフレ
ッシュを行わないようにした構成が特開昭６０−３２２
００号公報等に提案されている。
路は、ＤＲＡＭの全ロウアドレスに対し、常に一定周期
ごとにリフレッシュを行っていた。また、不要なリフレ
ッシュを削減する目的で、ＤＲＡＭにアクセスが行われ
たときにどのアドレスにアクセスが行われたかを記憶す
るＲＡＭを用意し、そのアドレスに対して次回のリフレ
ッシュを行わないようにした構成が特開昭６０−３２２
００号公報等に提案されている。
【０００３】同様な方式として特開昭５９−１２１６９
２号公報には、通常のメモリアクセス時のアドレスが次
回にリフレッシュしようとしているアドレスに一致して
いる場合次回のリフレッシュ動作を省略するリフレッシ
ュ制御方式が提案されており、また特開昭６３−１９１
３９７号公報には、過去にアクセスされたＤＲＡＭのア
ドレスに対応するアドレス情報を記憶する手段と、該記
憶手段に記憶された全アドレス情報を一定時間毎に一斉
に消去する手段と、前記アドレス情報に基づいて前記リ
フレッシュアドレスがすでにアクセスされているか否か
を判定し、アクセスされていないと判定されたときにリ
フレッシュアクセス信号を送出する手段と、リフレッシ
ュアクセス信号と通常のメモリアクセス信号によるＤＲ
ＡＭの使用権を調停するアービタ回路と、を有する情報
処理装置が提案されている。
２号公報には、通常のメモリアクセス時のアドレスが次
回にリフレッシュしようとしているアドレスに一致して
いる場合次回のリフレッシュ動作を省略するリフレッシ
ュ制御方式が提案されており、また特開昭６３−１９１
３９７号公報には、過去にアクセスされたＤＲＡＭのア
ドレスに対応するアドレス情報を記憶する手段と、該記
憶手段に記憶された全アドレス情報を一定時間毎に一斉
に消去する手段と、前記アドレス情報に基づいて前記リ
フレッシュアドレスがすでにアクセスされているか否か
を判定し、アクセスされていないと判定されたときにリ
フレッシュアクセス信号を送出する手段と、リフレッシ
ュアクセス信号と通常のメモリアクセス信号によるＤＲ
ＡＭの使用権を調停するアービタ回路と、を有する情報
処理装置が提案されている。
【０００４】
【発明が解決しようとする課題】しかし、従来の技術
は、次のような問題点を有している。
は、次のような問題点を有している。
【０００５】第一の問題点は、一定周期でリフレッシュ
されるアドレスに対して、アクセスされたアドレスにつ
いては１回リフレッシュを行わないため、あるアドレス
に対してリフレッシュされた直後にアクセスされ、それ
以降そのアドレスに対してアクセスされない場合、約２
サイクル分リフレッシュが行われないことになるため、
ＤＲＡＭのリフレッシュサイクルを満たせなくなる可能
性がある、ということである。
されるアドレスに対して、アクセスされたアドレスにつ
いては１回リフレッシュを行わないため、あるアドレス
に対してリフレッシュされた直後にアクセスされ、それ
以降そのアドレスに対してアクセスされない場合、約２
サイクル分リフレッシュが行われないことになるため、
ＤＲＡＭのリフレッシュサイクルを満たせなくなる可能
性がある、ということである。
【０００６】第二の問題点は、アクセスされたアドレス
を記憶するための記憶手段（ＲＡＭ）が必要となるた
め、ハードウエアの規模が大きくなる、ということであ
る。
を記憶するための記憶手段（ＲＡＭ）が必要となるた
め、ハードウエアの規模が大きくなる、ということであ
る。
【０００７】したがって本発明は、上記問題点を解消す
るためになされたものであって、その目的は、データ転
送速度を向上し、消費電力を低減するとともに、ＤＲＡ
Ｍのリフレッシュサイクルを確実に満たし、且つ、ハー
ドウエア規模の増大を抑止低減するＤＲＡＭリフレッシ
ュ回路を提供することにある。
るためになされたものであって、その目的は、データ転
送速度を向上し、消費電力を低減するとともに、ＤＲＡ
Ｍのリフレッシュサイクルを確実に満たし、且つ、ハー
ドウエア規模の増大を抑止低減するＤＲＡＭリフレッシ
ュ回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＤＲＡＭリフレッシュ回路は、ＤＲＡＭの
記憶内容を一定時間毎にリフレッシュするリフレッシュ
回路において、前記ＤＲＡＭにアクセス中であるか否か
を示す信号に基づきリフレッシュ動作を禁止するように
制御する手段を備えたことを特徴とする。以下、本発明
をその好ましい実施の形態に即して説明する。
め、本発明のＤＲＡＭリフレッシュ回路は、ＤＲＡＭの
記憶内容を一定時間毎にリフレッシュするリフレッシュ
回路において、前記ＤＲＡＭにアクセス中であるか否か
を示す信号に基づきリフレッシュ動作を禁止するように
制御する手段を備えたことを特徴とする。以下、本発明
をその好ましい実施の形態に即して説明する。
【０００９】
【発明の実施の形態】本発明のＤＲＡＭリフレッシュ回
路は、その好ましい実施の形態において、不要なリフレ
ッシュを行わないように、リフレッシュサイクル内に１
回もアクセスされないアドレスをデコードするデコード
回路と、リフレッシュサイクル内に、ある一定のアドレ
スがアクセスされるタイミングを生成する回路と、リフ
レッシュを要求する信号を必要な全リフレッシュアドレ
スに対して出力するか、または、リフレッシュサイクル
内に１回もアクセスされないアドレスのみに対してリフ
レッシュ要求を出力するかを選択する選択手段と、を備
える。
路は、その好ましい実施の形態において、不要なリフレ
ッシュを行わないように、リフレッシュサイクル内に１
回もアクセスされないアドレスをデコードするデコード
回路と、リフレッシュサイクル内に、ある一定のアドレ
スがアクセスされるタイミングを生成する回路と、リフ
レッシュを要求する信号を必要な全リフレッシュアドレ
スに対して出力するか、または、リフレッシュサイクル
内に１回もアクセスされないアドレスのみに対してリフ
レッシュ要求を出力するかを選択する選択手段と、を備
える。
【００１０】より詳細には、本発明のＤＲＡＭリフレッ
シュ回路は、その好ましい実施の形態において、リフレ
ッシュアドレス生成手段と、前記リフレッシュアドレス
生成手段のアドレス出力を入力としＤＲＡＭのリフレッ
シュサイクルを満たすようにＤＲＡＭへのリフレッシュ
要求を出力する第１のデコーダと、前記リフレッシュア
ドレス生成手段のアドレス出力を入力としある一定のア
ドレスに対してのみリフレッシュを行うようにリフレッ
シュ要求を出力する第２のデコーダと、書き込み制御回
路からの前記ＤＲＡＭへのデータを書き込むモードを示
す信号を選択信号として入力し、前記第１または第２の
デコーダの出力のいずれかを選択してリフレッシュ要求
としてアービタ回路に出力する選択手段と、を含み、前
記ＤＲＡＭ書き込み時には、前記第２のデコーダが選択
され、アクセスされないアドレスにのみリフレッシュ要
求が出力され、前記ＤＲＡＭに書き込みを行わない期間
には、前記第１のデコーダの出力に基づき、全ロウアド
レスに対してリフレッシュ動作を行う。
シュ回路は、その好ましい実施の形態において、リフレ
ッシュアドレス生成手段と、前記リフレッシュアドレス
生成手段のアドレス出力を入力としＤＲＡＭのリフレッ
シュサイクルを満たすようにＤＲＡＭへのリフレッシュ
要求を出力する第１のデコーダと、前記リフレッシュア
ドレス生成手段のアドレス出力を入力としある一定のア
ドレスに対してのみリフレッシュを行うようにリフレッ
シュ要求を出力する第２のデコーダと、書き込み制御回
路からの前記ＤＲＡＭへのデータを書き込むモードを示
す信号を選択信号として入力し、前記第１または第２の
デコーダの出力のいずれかを選択してリフレッシュ要求
としてアービタ回路に出力する選択手段と、を含み、前
記ＤＲＡＭ書き込み時には、前記第２のデコーダが選択
され、アクセスされないアドレスにのみリフレッシュ要
求が出力され、前記ＤＲＡＭに書き込みを行わない期間
には、前記第１のデコーダの出力に基づき、全ロウアド
レスに対してリフレッシュ動作を行う。
【００１１】本発明の実施の形態によれば、ＤＲＡＭの
バスへの不要なアクセスが減少し、データ転送のスピー
ドが向上し、また消費電力が削減される。
バスへの不要なアクセスが減少し、データ転送のスピー
ドが向上し、また消費電力が削減される。
【００１２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１３】図１は、本発明の一実施例のＤＲＡＭリフ
レッシュ回路の構成を示す図である。図１を参照する
と、本発明の一実施例において、リフレッシュの対象と
なるＤＲＡＭ１、カウンタ２と、第１、および第２のデ
コーダ３、９と、ＤＲＡ書き込み制御回路（ライトコン
トロール）４と、ＤＲＡＭ読み出し制御回路（リードコ
ントロール）５と、バスアービター（調停回路）６と、
アドレスセレクタ７と、セレクタ８と、を備えて構成さ
れている。
レッシュ回路の構成を示す図である。図１を参照する
と、本発明の一実施例において、リフレッシュの対象と
なるＤＲＡＭ１、カウンタ２と、第１、および第２のデ
コーダ３、９と、ＤＲＡ書き込み制御回路（ライトコン
トロール）４と、ＤＲＡＭ読み出し制御回路（リードコ
ントロール）５と、バスアービター（調停回路）６と、
アドレスセレクタ７と、セレクタ８と、を備えて構成さ
れている。
【００１４】ＤＲＡＭ１は、アドレスセレクタ７より選
択され出力されたアドレスが接続される。アドレスセレ
クタ７は、ＤＲＡＭ１への書き込みアドレス、読みだし
アドレス、リフレッシュアドレスを生成する回路（カウ
ンタ２）からのアドレス出力が接続され、バスアービタ
６でバス使用許可されたブロックのアドレスを選択す
る。
択され出力されたアドレスが接続される。アドレスセレ
クタ７は、ＤＲＡＭ１への書き込みアドレス、読みだし
アドレス、リフレッシュアドレスを生成する回路（カウ
ンタ２）からのアドレス出力が接続され、バスアービタ
６でバス使用許可されたブロックのアドレスを選択す
る。
【００１５】バスアービタ６は、各ブロックからのバス
使用要求を受け、優先順位をつけてアドレスセレクタ７
に選択信号を出力する。
使用要求を受け、優先順位をつけてアドレスセレクタ７
に選択信号を出力する。
【００１６】カウンタ２は、リフレッシュサイクルをカ
ウントするカウンタで、アドレスセレクタ７へリフレッ
シュアドレスを出力するとともに、第１、第２のデコー
ダ３、９に対してもカウント値を出力する。
ウントするカウンタで、アドレスセレクタ７へリフレッ
シュアドレスを出力するとともに、第１、第２のデコー
ダ３、９に対してもカウント値を出力する。
【００１７】第１のデコーダ３は、ＤＲＡＭ１のリフレ
ッシュサイクルを満たすようにＤＲＡＭ１へのリフレッ
シュ要求をセレクタ８に出力し、第２のデコーダ９は、
ある一定のアドレスに対してのみリフレッシュを行うよ
うにリフレッシュ要求をセレクタ８に出力する。
ッシュサイクルを満たすようにＤＲＡＭ１へのリフレッ
シュ要求をセレクタ８に出力し、第２のデコーダ９は、
ある一定のアドレスに対してのみリフレッシュを行うよ
うにリフレッシュ要求をセレクタ８に出力する。
【００１８】セレクタ８は、ＤＲＡＭ書き込み制御回路
４からの、ＤＲＡＭ１へ入力データを書き込むモードか
を示す信号ＲＦＳＥＬを受け、第１のデコーダ３と第２
のデコーダ９の出力を切り替えてバスアービター６に出
力する。
４からの、ＤＲＡＭ１へ入力データを書き込むモードか
を示す信号ＲＦＳＥＬを受け、第１のデコーダ３と第２
のデコーダ９の出力を切り替えてバスアービター６に出
力する。
【００１９】バスアービター６は、セレクタ８、ＤＲＡ
Ｍ書き込み制御回路４、及びＤＲＡＭ読み出し制御回路
５からの出力を受け、これらに優先順位をつける。
Ｍ書き込み制御回路４、及びＤＲＡＭ読み出し制御回路
５からの出力を受け、これらに優先順位をつける。
【００２０】本発明の一実施例の動作について説明す
る。ここでは、ＣＤ−ＲＯＭコントローラで、１Ｍ（メ
ガ）ビットのＤＲＡＭを用いる場合に本発明を適用した
例について説明する。ＣＤ−ＲＯＭのフォーマットは、
２３５２バイトで１セクタである。１セクタ内のアドレ
スをオフセットアドレス、各セクタをポインタアドレス
で指定するものとして、図３に示すようなアドレス構成
とすると、１セクタのデータ書き込みで、８ビットある
ロウ（ｒｏｗ）アドレスのうち７ビットのロウアドレス
をアクセスすることになる。するとＤＲＡＭにデータを
バッファリングしている最中には、アクセスされないロ
ウアドレスのみリフレッシュ動作を行えば良いことにな
る。
る。ここでは、ＣＤ−ＲＯＭコントローラで、１Ｍ（メ
ガ）ビットのＤＲＡＭを用いる場合に本発明を適用した
例について説明する。ＣＤ−ＲＯＭのフォーマットは、
２３５２バイトで１セクタである。１セクタ内のアドレ
スをオフセットアドレス、各セクタをポインタアドレス
で指定するものとして、図３に示すようなアドレス構成
とすると、１セクタのデータ書き込みで、８ビットある
ロウ（ｒｏｗ）アドレスのうち７ビットのロウアドレス
をアクセスすることになる。するとＤＲＡＭにデータを
バッファリングしている最中には、アクセスされないロ
ウアドレスのみリフレッシュ動作を行えば良いことにな
る。
【００２１】この考えをもとに、図１を用いて本実施例
を説明する。書き込み制御回路４は、ＣＰＵ（不図示）
からの命令に従って、ＤＲＡＭ１への書き込み要求を出
力し、また出力を止める。ＣＰＵからの命令では、セク
タ単位で制御されるため、書き込み要求の出力、非出力
もセクタ単位となる。
を説明する。書き込み制御回路４は、ＣＰＵ（不図示）
からの命令に従って、ＤＲＡＭ１への書き込み要求を出
力し、また出力を止める。ＣＰＵからの命令では、セク
タ単位で制御されるため、書き込み要求の出力、非出力
もセクタ単位となる。
【００２２】書き込み要求を出力するセクタに対して
は、ＲＦＳＥＬ信号が“１”になりＲＦＳＥＬ信号を選
択制御信号として入力するセレクタ８ではＢ側が選択さ
れる。セレクタ８のＢ側の入力は、第２のデコーダ９か
らＤＲＡＭ書き込み時にアクセスされないアドレスの時
のみリクエスト（リフレッシュ要求）が出力される。
は、ＲＦＳＥＬ信号が“１”になりＲＦＳＥＬ信号を選
択制御信号として入力するセレクタ８ではＢ側が選択さ
れる。セレクタ８のＢ側の入力は、第２のデコーダ９か
らＤＲＡＭ書き込み時にアクセスされないアドレスの時
のみリクエスト（リフレッシュ要求）が出力される。
【００２３】一方、ＤＲＡＭ１への書き込みを行わない
セクタが入力されている時は（すなわちＤＲＡＭに書き
込みを行わない時間）、ＲＦＳＥＬ信号が“０”にな
り、セレクタ８ではＡ側が選択され、第１のデコーダ３
の出力に基づき、全ロウアドレスに対してリフレッシュ
動作を行う。
セクタが入力されている時は（すなわちＤＲＡＭに書き
込みを行わない時間）、ＲＦＳＥＬ信号が“０”にな
り、セレクタ８ではＡ側が選択され、第１のデコーダ３
の出力に基づき、全ロウアドレスに対してリフレッシュ
動作を行う。
【００２４】図２は、上記した動作をタイミングチャー
トにて示したものである。図２を参照すると、ＳＹＮＣ
Ｉは、ＣＤ−ＲＯＭの同期パターン検出信号である。Ｄ
ＲＡＭへの書き込み信号(ＤＲＡＭＷＲＩＴＥ)が出力さ
れているときは、００ｈから４９ｈ（ｈはヘキサデシマ
ル表記を示す）までデータ書き込みでアクセスするの
で、リフレッシュは、４ＡｈからＦＦｈまでのロウアド
レスに対して行う。
トにて示したものである。図２を参照すると、ＳＹＮＣ
Ｉは、ＣＤ−ＲＯＭの同期パターン検出信号である。Ｄ
ＲＡＭへの書き込み信号(ＤＲＡＭＷＲＩＴＥ)が出力さ
れているときは、００ｈから４９ｈ（ｈはヘキサデシマ
ル表記を示す）までデータ書き込みでアクセスするの
で、リフレッシュは、４ＡｈからＦＦｈまでのロウアド
レスに対して行う。
【００２５】一方、 ＤＲＡＭへの書き込み信号(ＤＲ
ＡＭＷＲＩＴＥ)が出力されていないときは、ＲＦＳＥ
Ｌ信号は“０”となり、全ロウアドレス００ｈからＦＦ
ｈに対してリフレッシュ動作を行う。
ＡＭＷＲＩＴＥ)が出力されていないときは、ＲＦＳＥ
Ｌ信号は“０”となり、全ロウアドレス００ｈからＦＦ
ｈに対してリフレッシュ動作を行う。
【００２６】次に、本発明の第２の実施例について説明
する。
する。
【００２７】ここでは、ＣＤ−ＲＯＭコントローラで、
１Ｍビット１６ビット幅のＤＲＡＭを用いる場合に本発
明を適用した例について説明する。ＣＤ−ＲＯＭのフォ
ーマットは、２３５２バイトで１セクタである。１セク
タ内のアドレスをオフセットアドレス、各セクタをポイ
ンタアドレスで指定することとすると、図６に示すよう
なアドレス構成とすることにより、１セクタのデータ書
き込みで１１ビットのロウアドレスを全てアクセスする
ことになる。すると、ＤＲＡＭにデータをバッファリン
グしている最中には、リフレッシュ動作が必要ないこと
になる。
１Ｍビット１６ビット幅のＤＲＡＭを用いる場合に本発
明を適用した例について説明する。ＣＤ−ＲＯＭのフォ
ーマットは、２３５２バイトで１セクタである。１セク
タ内のアドレスをオフセットアドレス、各セクタをポイ
ンタアドレスで指定することとすると、図６に示すよう
なアドレス構成とすることにより、１セクタのデータ書
き込みで１１ビットのロウアドレスを全てアクセスする
ことになる。すると、ＤＲＡＭにデータをバッファリン
グしている最中には、リフレッシュ動作が必要ないこと
になる。
【００２８】この考えをもとに、図４を参照して、本発
明の第２の実施例を説明をする。図４を参照すると、本
発明の第２の実施例においては、 図１のデコーダ９と
選択回路８の代わりに、ＤＲＡＭ１のリフレッシュサイ
クルを満たすようＤＲＡＭ１へのリフレッシュ要求を出
力するデコーダ３の出力と、書き込み制御回路４からの
信号ＲＥＦＥＮＢの反転値￣ ＲＥＦＥＮＢを入力とす
るＡＮＤゲート８を備えている。
明の第２の実施例を説明をする。図４を参照すると、本
発明の第２の実施例においては、 図１のデコーダ９と
選択回路８の代わりに、ＤＲＡＭ１のリフレッシュサイ
クルを満たすようＤＲＡＭ１へのリフレッシュ要求を出
力するデコーダ３の出力と、書き込み制御回路４からの
信号ＲＥＦＥＮＢの反転値￣ ＲＥＦＥＮＢを入力とす
るＡＮＤゲート８を備えている。
【００２９】書き込み制御回路４は、ＣＰＵ（不図示）
からの命令に従って、ＤＲＡＭへの書き込み要求を出力
し、また出力を止める。ＣＰＵからの命令ではセクタ単
位で制御されるため、書き込み要求の出力、非出力もセ
クタ単位になる。書き込み要求を出力するセクタに対し
ては、ＲＥＦＥＮＢ信号が“１”となり、ＡＮＤゲート
８の出力であるリフレッシュ要求が“０”となり、リフ
レッシュが止まる。しかし、前述したように、ＤＲＡＭ
に対してデータ出力を行う場合には、全てのロウアドレ
スに対してアクセスされるため、リフレッシュが止まっ
ても問題無い。
からの命令に従って、ＤＲＡＭへの書き込み要求を出力
し、また出力を止める。ＣＰＵからの命令ではセクタ単
位で制御されるため、書き込み要求の出力、非出力もセ
クタ単位になる。書き込み要求を出力するセクタに対し
ては、ＲＥＦＥＮＢ信号が“１”となり、ＡＮＤゲート
８の出力であるリフレッシュ要求が“０”となり、リフ
レッシュが止まる。しかし、前述したように、ＤＲＡＭ
に対してデータ出力を行う場合には、全てのロウアドレ
スに対してアクセスされるため、リフレッシュが止まっ
ても問題無い。
【００３０】一方、書き込み要求を出力したいセクタが
入力されてきている時は（ＤＲＡＭに書き込みを行わな
い時間）、ＲＥＦＥＮＢ信号が“０”になり、リフレッ
シュ動作を行う。
入力されてきている時は（ＤＲＡＭに書き込みを行わな
い時間）、ＲＥＦＥＮＢ信号が“０”になり、リフレッ
シュ動作を行う。
【００３１】この様子を図５のタイミングチャートに示
す。図５において、ＳＹＮＣＩは、ＣＤ−ＲＯＭの同期
パターン検出信号である。ＤＲＡＭへの書き込み信号が
出力されているときは、リフレッシュが停止し、ＤＲＡ
Ｍの書き込みを行わないときにはリフレッシュが行われ
ている。
す。図５において、ＳＹＮＣＩは、ＣＤ−ＲＯＭの同期
パターン検出信号である。ＤＲＡＭへの書き込み信号が
出力されているときは、リフレッシュが停止し、ＤＲＡ
Ｍの書き込みを行わないときにはリフレッシュが行われ
ている。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００３３】本発明の第１の効果は、転送スピードが上
がる、ということである。
がる、ということである。
【００３４】その理由は、本発明においては、不要なリ
フレッシュを削減したことにより、ＤＲＡＭのデータバ
スにおいてデータ転送に使用できる時間が増加したため
である。
フレッシュを削減したことにより、ＤＲＡＭのデータバ
スにおいてデータ転送に使用できる時間が増加したため
である。
【００３５】本発明の第２効果は、消費電流を低減でき
る、ということである。
る、ということである。
【００３６】その理由は、本発明においては、不要なリ
フレッシュを削減したことによりＤＲＡＭのリフレッシ
ュ電流および制御信号の充放電が減少するためである。
フレッシュを削減したことによりＤＲＡＭのリフレッシ
ュ電流および制御信号の充放電が減少するためである。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】本発明の第１の実施例を説明するための図であ
り、ＤＲＡＭのアドレス構成を示す図である。
り、ＤＲＡＭのアドレス構成を示す図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第２の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図６】本発明の第２の実施例を説明するための図であ
り、ＤＲＡＭのアドレス構成を示す図である。
り、ＤＲＡＭのアドレス構成を示す図である。
１ ＤＲＡＭ ２ カウンタ ７ アドレスセレクタ ３ デコーダ ４ 書き込み制御回路 ５ 読み出し制御回路 ６ バスアービタ ８ セレクタ ９ デコーダ
Claims (6)
- 【請求項１】ダイナミックランダムアクセスメモリ
（「ＤＲＡＭ」という）の記憶内容を一定時間毎にリフ
レッシュするリフレッシュ回路において、前記ＤＲＡＭ
にアクセス中であるか否かを示す信号に基づきリフレッ
シュ動作を禁止するように制御する手段を備えたことを
特徴とするＤＲＡＭリフレッシュ回路。 - 【請求項２】ＤＲＡＭの記憶内容を一定時間毎にリフレ
ッシュするリフレッシュ回路において、前記ＤＲＡＭに
アクセス中であるか否かを示す信号に基づき、リフレッ
シュを要求する信号を必要な全リフレッシュアドレスに
対して出力するか、または、リフレッシュサイクル内に
１回もアクセスされないアドレスのみに対してリフレッ
シュ要求を出力するかを選択する手段を備えことを特徴
とするＤＲＡＭリフレッシュ回路。 - 【請求項３】リフレッシュアドレス生成手段と、 前記リフレッシュアドレス生成手段のアドレス出力を入
力としダイナミックランダムアクセスメモリ（「ＤＲＡ
Ｍ」という）のリフレッシュサイクルを満たすようにＤ
ＲＡＭへのリフレッシュ要求を出力する第１のデコーダ
と、 前記リフレッシュアドレス生成手段のアドレス出力を入
力としある一定のアドレスに対してのみリフレッシュを
行うようにリフレッシュ要求を出力する第２のデコーダ
と、 書き込み制御回路からの前記ＤＲＡＭへのデータを書き
込むモードを示す信号を選択信号として入力し、前記第
１または第２のデコーダの出力のいずれかを選択してリ
フレッシュ要求として出力する選択手段と、 を含み、 前記ＤＲＡＭへの書き込みモード時には、前記第２のデ
コーダが選択され、アクセスされないアドレスにのみリ
フレッシュ要求が出力され、 前記ＤＲＡＭに書き込みを行わない期間には、前記第１
のデコーダの出力に基づき、全ロウアドレスに対してリ
フレッシュ動作を行う、ことを特徴とするＤＲＡＭリフ
レッシュ回路。 - 【請求項４】リフレッシュアドレス生成手段と、 前記リフレッシュアドレス生成手段のアドレス出力を入
力としダイナミックランダムアクセスメモリ（「ＤＲＡ
Ｍ」という）のリフレッシュサイクルを満たすようにＤ
ＲＡＭへのリフレッシュ要求を出力するデコーダと、 書き込み制御回路からの前記ＤＲＡＭへのデータを書き
込みを示す信号と前記デコーダの出力を入力とし、前記
ＤＲＡＭへのデータを書き込みを示す信号がインアクテ
ィブの時リフレッシュ要求を出力し、前記ＤＲＡＭへの
データを書き込みを示す信号がアクティブのとき、前記
ＤＲＡＭのリフレッシュ動作を停止するように制御する
ゲート回路からなる選択手段と、 を備えたことを特徴とするＤＲＡＭリフレッシュ回路。 - 【請求項５】前記書き込み制御回路、読み出し制御回
路、および前記選択手段の出力を入力としてこれらに優
先順位をつけ前記ＤＲＡＭの使用権の調停を行うアービ
タ回路と、 前記ＤＲＡＭへの書き込みアドレス、読みだしアドレ
ス、および前記リフレッシュアドレス生成手段のアドレ
スのうち前記アービタ回路でバス使用許可されたものの
アドレスを選択するアドレス選択回路を備えた請求項４
または５記載のＤＲＡＭリフレッシュ回路。 - 【請求項６】請求項１乃至５のいずれか一に記載のＤＲ
ＡＭリフレッシュ回路を備えたＣＤ−ＲＯＭコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9362862A JPH11176155A (ja) | 1997-12-12 | 1997-12-12 | Ｄｒａｍリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9362862A JPH11176155A (ja) | 1997-12-12 | 1997-12-12 | Ｄｒａｍリフレッシュ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176155A true JPH11176155A (ja) | 1999-07-02 |
Family
ID=18477924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9362862A Pending JPH11176155A (ja) | 1997-12-12 | 1997-12-12 | Ｄｒａｍリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043337A (ja) * | 2007-08-08 | 2009-02-26 | Hitachi Ltd | 情報記録再生装置及びメモリ制御方法 |
-
1997
- 1997-12-12 JP JP9362862A patent/JPH11176155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043337A (ja) * | 2007-08-08 | 2009-02-26 | Hitachi Ltd | 情報記録再生装置及びメモリ制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020212 |