JPH0258793A

JPH0258793A - Ｄｒａｍ制御装置

Info

Publication number: JPH0258793A
Application number: JP63209647A
Authority: JP
Inventors: Naoki Sano; 直樹佐野
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1988-08-24
Filing date: 1988-08-24
Publication date: 1990-02-27
Anticipated expiration: 2011-07-03
Also published as: JP2512999B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、複数バンクよりなるＤＲＡＭ（Ｄｙｎ−ａｎ
ｉｃ　Ｒａｎｄｏｎ　Ａｃｃｅｓｓ　Ｈｅｎ＋ｏｒｙ　
）アレイに対してリード／ライト、リフレッシュを制御
するＤＲＡＭコントローラを核とするＤＲＡＭ制御装置
に関するものであり、特にＤＲＡＭアレイのリフレッシ
ュ方式に改善を施すものである。

〈従来の技術〉ＤＲＡＭはメイン・フレーム・メモリ、バッファ・メモ
リ、画像メモリ等大容量を要求されるメモリ・システム
に多く使用されている。

従来のＤＲＡＭシステムの代表的な例を第７図のブロッ
ク図に示す。

この図に示すシステムは、大きく分けてＤＭＡ部ｌ、Ｄ
ＭＣＭ２Ｏ３個の主要部より構成される。

ＤＭＡ部１は、ＤＲＡＭアレイであり、バンク＃１から
＃ＮのＮ個のメモリ・バンクより構成され、更に各メモ
リ・バンクはに個のＤ　ＲＡ　Ｍメモリ素子よりなる。

即ちデータ幅はにビットである。

ＤＭＣＭ２Ｏ３ＤＭＡ部１を制御するＤＲＡＭコントロ
ーラであり、Ｄ　Ｍ　Ｃ２１、リフレッシュ・タイマＲ
ＦＴ２２、ウェイ１へ・ステイ）〜発生部ＷＧ２３より
なる。

Ｄ　Ｍ　Ｃ２１はＤＲＡＭコントローラであり、例えば
ＣＰＵ側からメモリ・バンク選択信号ＢＳ　（１ビツト
）、ロウ・アドレスＲＡ、カラム・アドレスＣＡ、メモ
リ・リード／ライト・アクセス要求信号Ｍ　Ｒ１シＱ、
リード／ライト信号Ｒ／Ｗを受（ブて、メモリ・バンク
選択信号ＢＳ″Ｃ″選択された、いずれか１つのメモリ
・バンクのみにアドレスＡＤ（ロウ・アドレスＲＡ、カ
ラム・アドレスＣＡを含む）、ロウ・アドレス・ストロ
ーブ信号ｎリフレッシュ・タイマＲＦ’ｆ”２２は、一
定間隔１゛ｏ（例えはＴｏ＜１５．６μｓ　＝　８ｍ　
ｓ　１５１２リフレツシユ・サイクル）でＤ　Ｍ　Ｃ２
１にリフレッシュ要求ＲＦＲＥＱを与えるタイマである
。

ウェイト・ステイト発生部ＷＧ２３は、ＤＲＡＭのリー
ド／ライト動作の終了を例えはＣＰＬＪＩＩ！＋に知ら
せるために、アクセス要求信号ＭＲＥＱ及びＤ　Ｍ　Ｃ
２１からレディ信号ＲＴ）　Ｙを受けて終了信号ＥＮＤ
を生成する。

このような構成により、各メモリ・バンクはアドレス信
号ＡＤ、ロウ・アドレス・ストローブ信号ＲＡＳｉ、カ
ラム・アドレス・ストローブ信号ＣＡＳ　ｉ　、ライト
有効信号ＷＥを受け、Ｗ〒−”Ｈ”の時はリード動作を
行ってリード・データＤＯＵＴ（ｋビット）をデータ・
バスＤＢに送出し、ＷＥ−”Ｌ”の時はライト動作を行
ってライト・データＤ　ＩＮ　（ｋピット）をデータ・
バスＤＢより取り込む。通常、ロウ・アドレス・ストロ
ーブ信号ＲＡＳｉ、カラム・アドレス・ストローブ信号
ＣＡＳｉが有効となったいずれか１個のメモリ・バンク
かアクセスされる。

リフレッシュ（再書き込み）動作時は、第８図に示すよ
うなタイミングにより、（ａ）ＲＡＳオンリー・リフレ
ッシュ、または（ｂ）ＣＡＳビフォアＲＡＳリフレッシ
ュが行われる。

リフレッシュ実行時は、（ａ）ＲＡＳオンリー・リフレ
ッシュまたは（ｂ）ＣＡＳビフォアＲＡＳリフレッシュ
にかかわらず、メモリ・バンク選択信号ＢＳによらず、
全てのロウ・アドレス・スびカラム・アドレス・ストロ
ーブ信号ＣＡＳＩ〜ＣＡＳＮ）は有効となり、これによ
りメモリ・バンク＃］から＃Ｎまで同時にリフレッシュ
される。

また、リフレッシュ動作中のＤＭＣ２１のレディ信号Ｒ
Ｉ）　Ｙは”　Ｌ　”である。リフレッシュ動作中にメ
モリ・リード／ライト要求信号ＭＲＥＱが発生した場合
は、リフレッシュ動作か終了するまでメモリ・アクセス
は待たされ、ＷＧ２３はレディ信号ＲＤＹが″“Ｈ”に
なったことを確認した後に終了信号Ｅ　Ｎ　Ｄを出力す
る。

〈発明が解決しようとする課題〉上記のようなりＲＡＭ制御装置にあっては、リフレッシ
ュ動作時に全てのメモリ・バンクを同時にリフレッシュ
するため、メモリ・バンク数Ｎが増えると、このバンク
数Ｎに比例したリフレッシュ電流を必要とする。従って
、リフレッシュ動作時は通常のリード／ライト動作で必
要とする電源電流よりはるかに多くの電流を供給せざる
を得す、結果として電源の出力容量増加につながるなめ
、好ましくない。

例えば、１メカ・ビットＤＲＡＭデバイスを使用し、か
つＮ＝４．に＝３２の場合、通常のリード／ライト動作
時、平均電源電流２．７Ａ　Ｈａｘに対し、リフレッシ
ュ動作時は約７．７Ａ　Ｈａｘとなる。

また、リフレッシュ電流が流れることにより、一般にク
ロストーク・ノイズ、共通インピーダンス・ノイズが発
生しやすくなり、回路系全体か不安定となるため、好ま
しくない。

更に、ＤＲＡＭコントローラとしてメーカの標準デバイ
ス（例えば型式１４３１等）を用いようとする場合には
、全メモリ・バンクを同時にリフレッシュするという仕
様を変更できないため、層問題となる。

本発明は以上の問題、即ちリフレッシュ時に発生ずる大
電流を低く押さえようとすることを課題とし、常にメモ
リ・システム回路系の安定動作を実現することを目的と
する。

く課題を解決するための手段〉本発明は、複数メモリ・バンクよりなるＤＲＡＭアレイ
に対してリード／ライト、リフレッシュを行うＤＲＡＭ
コントローラを有するＤＲＡＭ制御装置において、通常
のリフレッシュ間隔よりも早い周期でリフレッシュ要求
を発生ずるリフレッシュ要求発生回路と、予め設定値が
設定されて前記リフレッシュ要求を計数するリフレッシ
ュ要求計数回路と、前記リフレッシュ要求を受けて前記
リフレッシュ要求計数回路の計数値に応じて前記複数メ
モリ・バンクの内部なくとも１個のメモリ・バンクを選
択する選択論理回路とを有することを特徴とするＤＲＡ
Ｍ制御装置である。

前記リフレッシュ要求発生回路は、メモリ・バンク数に
の場合、通常のリフレッシュ要求間隔時間Ｔの１／ｋで
リフレッシュ要求が発生するように外部から所定値が設
定されるスイッチ手段を有し、クロック発生部からのタ
ロツクを計数して計数値が前記所定値に達した時にリフ
レッシュ要求を発するようにしても良い。

前記リフレッシュ要求計数回路は、メモリ・バンク数ｋ
に対応する設定値が外部から設定されるスイッチ手段を
有し、前記リフレッシュ要求を計数してメモリ・バンク
数ｋに従ってサイクリックに計数値を出力するようにし
ても良い。

前記選択論理回路は、前記リフレッシュ要求計数回路か
らの計数値を入力して予め設定してある論理構成に従っ
て論理演算を行い、その結果により前記ＤＲＡＭコント
ローラから与えられる少なくとも１組のロウ・アドレス
・ストローブ信号、カラム・アドレス・ストローブ信号
を選択出力するようにしても良い。

ＣＰＵｌ１１１の動作により、前記複数メモリ・バンク
に順次適当なデータをライ）〜／リードして前記データ
が一致した数を実装されているメモリ・バンク数とし、
前記リフレッシュ要求発生回路はこのメモリ・バンク数
を基に内部レジスタに所定値が設定され、前記リフレッ
シュ要求計数回路はこのメモリ・バンク数を基に内部レ
ジスタに設定値が設定されるようにしても良い。

く作用〉本発明のＤＲＡＭ制御装置は、通常よりも早い周期でリ
フレッシュ要求を発生させ、一方このリフレッシュ要求
を計数してこの計数値に対応する少なくとも１個のメモ
リ・バンクを選択してリフレッシュ動作を実行する。

〈実施例〉第１図は本発明を実施したＤＲＡＭ制御装置の構成を表
わす図である。

本発明装置は、Ｄ　ＲＡ　Ｍコントローラｒ）Ｍｅ　２
１（第７図に示した従来の物と同一）、リフレッシュ要
求発生回路（リフレッシュ・タイマ）ＲＦＴ０２４、リ
フレッシュ要求計数回路ＲＢＳ３０、選択論理回路ＬＣ
３１より構成される。

リフレッシュ要求発生回路（リフレッシュ・タイマンＲ
Ｆ’ｒ’０２４は、その機能は第７図に示した従来のリ
フレッシュ・タイマＲＦＴ２２と同一であるが、クロッ
ク発振器ＯＣ２４１のクロックＣＬＫをカウントするカ
ウンタＲＦ　Ｃ２４２にカウント設定値Ｖｓ１を与える
スイッチ手段Ｓ　Ｗ　１２４３が付加される。ＲＦ　Ｃ
２４２はダウン・カウンタであり、スイッチ手段ｓ　Ｗ
　１２４３に設定されな値Ｖｓ１を一旦取り込み、タロ
ツクＣＬ、Ｋをタウン・カウントして内容が０″になる
とＤ　Ｍ　Ｃ２１にリフレッシュ要求ＲＦＲＥＱを与え
る。

リフレッシュ要求計数回ＮＲＢＳ３０は、ＲＦ　Ｔ０２
４から発生するリフレッシュ要求ＲＦ　ＲＥ　Ｑを計数
する計数回路であり、カウンタＣＮ　ｌ’　３０１とス
イッチ手段Ｓ　Ｗ　２３０２により構成される。０ＮＴ
３０１は例えばダウン・カウンタであり、５Ｗ２３０２
に設定された値Ｖｓ２を一旦取り込み、リフレッシュ要
求信号ＲＦ　ＲＥ　Ｑが有効となる毎にこれをタウン・
カウントし、内容が０″になると再度値Ｖｓ２を内部に
取り込みサイクリックに動作する。例えば値Ｖｓ２＝２
であれば、“′２′″　　”　ｉ　”“Ｏ′”、°“２
”　、”１”　、　　“’ｏ”、・・・とカウントし、
このカウント値りは選択論理部Ｌ　Ｃに２ビツトで与え
られる。

選択論理回路ＬＣ３１は、リード／ライト動作時はＤＭ
Ｃ２１からのロウ・アドレス・ストローブ信号ＲＡＳ、
カラム・アドレス・ストローブ信号ＣＡｓをそのまま通
過させてＤＭＡ部（１）　ＲＡ　Ｍ素子：図示せず）に
出力する。リフレッシュ動作時は、ＲＢＳ３０のカウン
ト値りに応じてロウ・アトは数本を有効（”Ｌ”　）と
する。ＬＣ３１は、例えはプログラマブル・ロジック・
デバイスＰＬＤ（ＰＬＳｉ６］等）を用いる。

以上のように構成した本発明のＤＲＡＭ制御装置の動作
を次に説明する。

ここで、実装可能なメモリ・バンク数Ｎ＝４、実際に実
装されるメモリ・バンク数に＝３　（１≦に≦Ｎ）、！
＝２ビット（ｓ＝ｓｏ、ｓｌ）を例とする。また、リフ
レッシュ・モードとしてＧＡＳビフォアＲＡＳリフレッ
シュを扱うこととする。

尚、リフレッシュ動作時はメモリ・バンク１個をリフレ
ッシュするものとする。従って、ＬＣ３１には、通常の
リード／ライト時とリフレッシュ動作時とに分けて、第
２図に示す論理をプログラムする。

また、ＲＦ　Ｔ　０２４のＳ　Ｗ　１２４３には、従来
のリフレッシュ要求間隔時間１゛ｏの約１／３（メモリ
・バンク数にの場合、１／ｋ）の時間に相当する時間Ｔ
を発生ずるなめに必要とされる値Ｖｓｌ（Ｔ／ｌ；ｔは
クロックＣＬＫ周期）を設定し、ＲＢＳ３０のＳ　Ｗ　
２３０２には、値Ｖｓ２として値”　２　”を設定する
。

次に、第３図のタイムチャートを用いて（１）メモリの
リード／ライト・サイクル、（２）メモリ・リフレッシ
ュ・サイクルの場合に分けて説明する。

（１）リード／ライト・サイクルメモリ・アクセス要求Ｍ　Ｒト″、Ｑが有効“′Ｈパと
なり、アドレス信号ＭＡＴ）（信号ＡＩ）、ＲＡ、ＣＡ
を含む）、リード／ライト信号Ｒ／ＷがＤ　Ｍ　Ｃ２１
に入力される。Ｄ　Ｍ　Ｃ２１では、アクセス要求信号
ＭＲＥＱによるリード／ライ１へ・サイクルとリフレッ
シュ要求信号ＲＦＲＥＱによるリフレッシュ・サイクル
の優先順位を決定する。リフレッシュ実行中でなければ
ＤＭＣ２１のレディ信号ＲＤＹは°′Ｈ”でリード・ラ
イト・サイクルを開始し、リフレッシュ実行中であれば
リード／ライトの受付は待たされる。

ＤＭＣ２１からはアドレスＡＤ、ライト有効信号ＷＥと
ともに、バンク選択信号ＢＳで選択された該当メモリ・
バンク＃ｉ　（ｉ＝１．２．３）に対応するロウ・アド
レス・ストローブ信号ＲＡＳｉ。

カラム・アドレス・ストローブ信号Ｃ口］のみか“’　
Ｌ、　”レベルとして出力される。

ＬＣ３１では、レディ信号ＲＤＹ″１１″によりリード
／ライト・サイクルか開始したことを知り、０ＭＣ２１
で発生しなロウ・アドレス・ストローブ信号ＲＡＳｉ　
“Ｉ−５′”、カラム・アドレス・ストローブ信号ＣＡ
　Ｓ　ｉ　”Ｉ−、”を信号ＩＲＡＳｉ　　ＩＣＡＳｊ
として入力し、第２図の論理表に従って対応する信号Ｏ
ＲＡ　Ｓ　ｉ　、　ＯＣＡ　Ｓ　ｉを順次′冒、″レベ
ルとする。

一方、Ｉ）　ＲＡ　Ｍ側（図示せず）にはアドレスＡＩ
）、ライト有効信号ＷＥが入力され、該当メモリ・バン
ク＃ｉにロウ・アドレス・ストローブ信号ＲＡＳｉ、カ
ラム・アドレス・ストローブ信号ＣＡＳｉか゛′Ｌ″レ
ベルで与えられ、リード／ライト動作か実行される。第
３図のタイムチャートの動作例では１−１（バンク＃１
）である。

ＷＧ２３ではアクセス要求信号ＭＲＥＱ”Ｈ’″及びレ
ディ信号ＲＤＹ”Ｈ”を検出し、一定時間（メモリのア
クセス・タイムに相当する時間）待った後、終了信号Ｅ
Ｎ　Ｉ）を出力する。

これでメモリのリード／ライト・サイクルは終了する。

（２）リフレッシュ・サイクルＲＩ？　’Ｉ’　０２／ｌからのリフレッシュ要求信号
ＲＦ　ＲＥＱが有効”　）Ｉ　’″となると、信号ＲＦ
　ＲＥ　Ｑは０ＭＣ２１とＲＢＳ３０内のＣＮ　Ｔ　３
０１に与えられる。

１）ＭＣ２１では、リフレッシュ要求信号ＲＦＲＥＱに
よるリフレッシュ・サイクルとアクセス要求信号ＭＲＥ
Ｑによるリード／ライ１へ・サイクルとの優先順位を決
定する。リフレッシュ要求ＲＦ　ＲＥＱが有効となった
時点でアクセス要求信号Ｍ　ＲＥＱ”Ｈ”であると、ア
クセス要求信号Ｍ　ＲＥＱ”　Ｌ　”になるまでリフレ
ッシュ要求の受イ１は待たされる。アクセス要求信号Ｍ
ＲＥＱ”Ｌ’”であると直ちにリフレッシュ動作か開始
する。リフレッシュ・サイクルか開始するとＤ　Ｍ　Ｃ
２１のレディ信号ＲＪ）　Ｙは’　Ｌ　”となる。

この時ＤＭＣ２１から全メモリ・バンクに対応するロウ
・アドレス・ストローブ信号ＲＡＳＩ〜ＲＡＳ４．カラ
ム・アドレス・ストローブ信号ＣＡＳ１〜ＣＡＳ４は全
て“Ｌ″である。ＲＢＳ３０内のＣＮ’ｒ３０１は、リ
フレッシュ要求信号ＲＦＲＥＱを＋１ダウン・カウント
し、その結果を！ビット（／＝２即ち第３図にあっては
Ｓｌ−“１−ビｓ　Ｏ＝　”　Ｌ、”よりｓ　１−　＝
　”Ｌ”　、　ｓ　Ｏ＝　”Ｈ”にダウン・カウント）
としてＬＣ３１に出力する。

Ｌ、Ｃ３１は、レディ信号ＲＤＹ”’　Ｌ　”であるこ
とによりリフレッシュ・サイクルが開始したことを知り
、第２図に示した論理表に従ってカウント値（ｓｌ＝”
Ｌ”、ｓＯ−“Ｈ″）に該当するメモリ・バンク＃ｉ（
この例ではメモリ・バンク＃２）を選択し、対応する信
号０ＲＡＳ　ｉ　、０ＣＡＳ　１（ｉ＝２）を“Ｌ”と
して出力する。

ＤＲＡＭ側ではメモリ・バンク＃２のみにロウ・アドレ
ス・ストローブ信号ＲＡＳ２．カラム・アドレス・スト
ローブ信号ＣＡＳ２が与えられてリフレッシュ動作が開
始される。

０ＭＣ２１はリフレッシュ動作が終了すると、レディ信
号ＲＤＹを“１７″とする。

これでメモリ・バンク＃２のリフレッシュ動作は終了す
る。

尚、」１記の例の説明にあってはリフレッシュ・モード
としてＣＡＳビフォアＲＡＳリフレッシュ・モードの場
合を例に挙げたが、ＲＡＳオンリー・リフレッシュ・モ
ードの場合も同様に扱うことかできる。

また、上記の例では、ＬＣ３１の論理をリフレッシュ時
にメモリ・バンクを１個のみ選択するように論理を構成
したか、数バンクを同時にリフレッシュするような論理
構成にしても良い。この際は、リフレッシュ要求が多く
発生するようにＲＦＴＯ２４内のＳ　Ｗ　１２４３の設
定をその分大きい値に変更する。例えば、メモリ・バン
クを２個同時（バンク＃１．＃２同時またはバンク＃３
．＃４同時）にリフレッシュする場合のＬＣ３１の論理
構成を第４図の表に示す。

第１図の実施例においては、実際に実装されたメモリ・
バンク数ｋ（］≦に≦Ｎ）に応じて、ＲＦＴ０２４．Ｒ
ＢＳ３０内のＳＷ　１２４３　、　５Ｗ２３０２にそれ
ぞれ値ご手動でスイッチ設定しているが、構築するシス
テムによってメモリ・バンク数が異なる場合に、その都
度最適な値を手動で設定するのは煩わしく、また、誤設
定を招く危険もあるので好ましくない。

このような場合には５Ｗ１２４３．５Ｗ２３０２の代わ
りに、第５図（ａ）、（ｂ）に示すように、リフレッシ
ュ要求発生回路ＲＦＴＯ２４にレジスタＲＥＧ１２４４
、リフレッシュ要求計数回路ＲＢＳにレジスタＲＥ　Ｇ
　２３０３を設けて、例えば第６図に示すようなフロー
チャートの動作プログラムをＣＰＵ側に設定し、ＣＰＵ
より値Ｖｓ１．　Ｖｓ２をレジスタＲＥＧ１２４４　、
ＲＥＧ２３０２に設定するようにしても良い。

即ち、実装可能最大メモリ・バンク数をＮとし、（Ｎ−
１）をＲＥＧｌ、２４４に設定し、メモリ・バンク数Ｎ
の場合のリフレッシュ要求間隔時間を生成するために必
要な値をＲＥ　Ｇ　２３０３に設定する。

そして実装されているメモリ・バンクに順次適当なデー
タをライト／リ−１し、このデータが一致した数（ｊ−
１＞を実際に実装されているメモリ・バンク数とし、値
（、ｊ−２）を値Ｖｓ２としてＲＥＧ２３０３に設定す
る６一方、メモリ・バンク数（ｊ　−２）に応じたリフ
レッシュ要求間隔時間を生成するのに必要な値Ｖｓｌを
ＲＥＧ１２４４に再設定する。

このようにして値Ｖｓ１．　Ｖ、ｓ２を決定することに
より、種々のシステムに対（１６することかできる。

尚、第１図の例では論理選択回路ＬＣ３１とリフレッシ
ュ要求計数回路ＲＢＳ３０を別に構成して付加したか、
ＤＲ，ＡＭコントローラＤ　Ｍ　Ｃ２１内に組み込むよ
うにしても良い。

〈発明の効果〉本発明のＤＲＡＭ制御装置によれば次の効果か得られる
。

複数メモリ・バンクよりなるＤＲＡＭアレイにおいて、
リフレッシュ動作を行う際に、予め与えられた指定情報
に基つきいずれか１個または複数のメモリ・バンクのみ
をリフレッシュするので、全メモリ・バンクを同時にリ
フレッシュする場合に比較してリフレッシュ電流を大幅
に低減することができる。

また、実装可能なメモリ・バンク数に対して実際に実装
されたメモリ・バンク数が少ない場合にはメモリ・バン
ク数に応じてリフレッシュ要求間隔時間を設定している
ため、リフレッシュ要求間隔時間固定の従来の装置と比
較して無駄なリフレッシュ動作を省き、メモリのリード
／ライト動作の処理効率の低下を防ぐことができる。

更に、実際のメモリ・バンク数及びリフレッシュ要求間
隔時間に対応した値をレジスタにそれぞれプログラムに
より自動的に設定できるような構成も可能であるため、
システムによってメモリ・バンク数が異なる場合でも手
動設定に頼らなくて良い。

【図面の簡単な説明】

第１図は本発明を実施したＤＲＡＭ制御装置の構成を表
わすブロック図、第２図は本発明装置における選択論理
回路ＬＣ３１内にプログラムされる論理構成を表わす表
、第３図は本発明装置の動作を表わすタイムチャート、
第４図は本発明装置における選択論理回路ＬＣ３１内に
プログラムされる他の論理構成を表わす表、第５図（ａ
）は本発明装置におけるリフレッシュ要求発生回路ＲＦ
　Ｔ’　０２４の他の構成例、第５図（ｂ）は本発明装
置のリフレッシュ要求計数回路ＲＢＳ３０の他の構成例
、第６図は第５図（ａ＞、（ｂ）の構成を用いた場合の
本発明装置の動作を表わすタイムチャート、第７図は従
来のＤＲＡＭ制御装置を表わすブロック図、第８図（ａ
）、（ｂ）は従来の装置におけるリフレッシュ動作を表
わすタイムチャートである。１・・・ＤＭＡ部、２・・・ＤＭＣ部、２１・・・ＤＲ
ＡＭコントローラＤＭＣ１２２・・・リフレッシュ・タ
イマＲＦ　Ｔ、２３・・・ウェイト・ステイト発生部Ｗ
Ｇ、２４・・・リフレッシュ要求発生回路ＲＰ　’ｒ’
　０５２４１・・・クロック発生部０Ｃ１２４２・・・ダウン・カウンタＲＦ　Ｃ２２４３・・・
スイッチ手段ＳＷＩ、２４４・・・レジスタＲＥＧＩ、３０・・・リフレッシュ要求計数回路ＲＢＳ、３１・・
・選択論理回路ＬＣ１３０１・・・タウン・カウンタＣＮＴ、３０２・・・ス
イッチ手段ＳＷ２．３０３・・・レジスタＲＥ　Ｇ　２゜目）派なな１１′７図

Claims

【特許請求の範囲】

（１）複数メモリ・バンクよりなるＤＲＡＭアレイに対
してリード／ライト、リフレッシュを行うＤＲＡＭコン
トローラを有するＤＲＡＭ制御装置において、通常のリ
フレッシュ間隔よりも早い周期でリフレッシュ要求を発
生するリフレッシュ要求発生回路と、予め設定値が設定
されて前記リフレッシュ要求を計数するリフレッシュ要
求計数回路と、前記リフレッシュ要求を受けて前記リフ
レッシュ要求計数回路の計数値に応じて前記複数メモリ
・バンクの内少なくとも１個のメモリ・バンクを選択す
る選択論理回路とを有することを特徴とするＤＲＡＭ制
御装置。
（２）前記リフレッシュ要求発生回路は、メモリ・バン
ク数ｋの場合、通常のリフレッシュ要求間隔時間Ｔの１
／ｋでリフレッシュ要求が発生するように外部から所定
値が設定されるスイッチ手段を有し、クロック発生部か
らのクロックを計数して計数値が前記所定値に達した時
にリフレッシュ要求を発することを特徴とする請求項（
１）記載のＤＲＡＭ制御装置。
（３）前記リフレッシュ要求計数回路は、メモリ・バン
ク数ｋに対応する設定値が外部から設定されるスイッチ
手段を有し、前記リフレッシュ要求を計数してメモリ・
バンク数ｋに従ってサイクリックに計数値を出力するこ
とを特徴とする請求項（１）記載のＤＲＡＭ制御装置。
（４）前記選択論理回路は、前記リフレッシュ要求計数
回路からの計数値を入力して予め設定してある論理構成
に従つて論理演算を行い、その結果により前記ＤＲＡＭ
コントローラから与えられる少なくとも１組のロウ・ア
ドレス・ストローブ信号、カラム・アドレス・ストロー
ブ信号を選択出力することを特徴とする請求項（１）記
載のＤＲＡＭ制御装置。
（５）ＣＰＵ側の動作により、前記複数メモリ・バンク
に順次適当なデータをライト／リードして前記データが
一致した数を実装されているメモリ・バンク数とし、前
記リフレッシュ要求発生回路はこのメモリ・バンク数を
基に内部レジスタに所定値が設定され、前記リフレッシ
ュ要求計数回路はこのメモリ・バンク数を基に内部レジ
スタに設定値が設定されることを特徴とする請求項（１
）記載のＤＲＡＭ制御装置。