JP2869112B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体のウエツトエツチングに関するもの
である。Description: TECHNICAL FIELD The present invention relates to wet etching of a semiconductor.
半導体のエツチングに関してはドライ法とウエツト法
があり、エツチングの制御性に優れているドライ法が広
く用いられている。しかしながらドライエツチングによ
る損傷により素子特性が大きく変動するGaAsを代表とす
る化合物半導体においては末だウエツトエツチングが用
いられている。化合物半導体素子の中で最もエツチング
精度を要求するものはGaAsの電界効果トランジスタ(以
下FETと略す)及び高移動度電界効果トランジスタ(以
下HEMTと略す)である。As for the etching of semiconductors, there are a dry method and a wet method, and a dry method having excellent controllability of etching is widely used. However, wet etching is used in compound semiconductors such as GaAs, whose element characteristics vary greatly due to damage caused by dry etching. Among the compound semiconductor elements, those requiring the highest etching accuracy are a GaAs field effect transistor (hereinafter abbreviated as FET) and a high mobility field effect transistor (hereinafter abbreviated as HEMT).
以下GaAs FETを例にとり従来の半導体装置の製造方法
を図によつて説明をする。Hereinafter, a conventional method of manufacturing a semiconductor device will be described with reference to the drawings, taking a GaAs FET as an example.
第5図はGaAs FETの構造を示す断面図、第6図は第5
図に示す凹構造の形成工程を示すGaAs FETの断面図であ
る。図において(1)はソ−ス電極、(2)はドレイン
電極、(3)はゲート電極、(4)は動作層、(5)は
エツチングにより動作層(4)を除去した凹構造(以下
リセス構造という)、(6)はバツフア層、(7)はGa
As半絶縁性基板、(8)はレジストである。GaAs FETに
おいては通常寄生抵抗を減少し、かつ逆方向破壊耐圧を
向上させるために、ソース電極(1)とドレイン電極
(2)間に形成されるゲート電極(3)部分の動作層
(4)はリセス構造(5)が採用されている。リセス構
造(5)におけるGaAs FETのチヤネル電流は初期動作層
dよりリセス構造(5)形成のためのエツチング深さt
との差、ゲート電極(3)直下の動作層(4)厚aで決
定される。GaAs FETの性能及び歩留りは主としてチヤネ
ル電流により決定される。すなわちaを所望の値に正確
に再現性よく制御することがGaAs FETの性能及び歩留り
を同上させることである。通常のリセス機造(5)の形
成は第6図に示す如くソ−ス電極(1)、ドレイン電極
(2)を形成し、レジスト(8)によりリセス構造
(5)をパターニングし、露出されたリセス構造(6)
をウエツトエツチヤントを用い数回に分けエツチング
し、各エツチング毎にソース電極(1)、ドレイン電極
(2)間のチヤネル電流を測定し、エツチング時間を補
正しながら所望の電流値(厚みa)を決定する方法によ
り行なわれている。FIG. 5 is a sectional view showing the structure of a GaAs FET, and FIG.
FIG. 2 is a cross-sectional view of a GaAs FET showing a step of forming the concave structure shown in FIG. In the figure, (1) is a source electrode, (2) is a drain electrode, (3) is a gate electrode, (4) is an operation layer, and (5) is a concave structure (hereinafter, referred to as an etching layer) in which the operation layer (4) is removed. (Referred to as recess structure), (6) is a buffer layer, (7) is Ga
As a semi-insulating substrate, (8) is a resist. In GaAs FETs, in order to reduce the parasitic resistance and improve the reverse breakdown voltage, the operation layer (4) of the gate electrode (3) formed between the source electrode (1) and the drain electrode (2) Adopts a recess structure (5). The channel current of the GaAs FET in the recess structure (5) is equal to the etching depth t for forming the recess structure (5) from the initial operation layer d.
And the thickness a of the operating layer (4) immediately below the gate electrode (3). The performance and yield of GaAs FETs are mainly determined by the channel current. In other words, controlling a to a desired value accurately and with good reproducibility is to equate the performance and yield of GaAs FET. As shown in FIG. 6, a normal recess structure (5) is formed by forming a source electrode (1) and a drain electrode (2), patterning the recess structure (5) with a resist (8), and exposing the same. Recessed structure (6)
Is etched several times using a wet etchant, a channel current between the source electrode (1) and the drain electrode (2) is measured for each etching, and a desired current value (thickness a) is corrected while correcting the etching time. ) Is determined.
従来の半導体装置の製造方法は以上のように行われて
いるので、エツチング時間を経験により決定すること、
及び一定エツチヤント組成,エツチング温度において
も、動作層の表面状態,水洗によるエツチング停止のバ
ラツキにより所望値に対し±10%が限度である。すなわ
ちGaAs FETの性能のバラツキ及び再現性を向上させるた
めにはリセス構造形成時のウエツトエツチングの精度を
向上させることが重要で高度な技能を必要とするという
問題点があつた。Since the conventional semiconductor device manufacturing method is performed as described above, the etching time is determined by experience,
Also, even at a constant etching composition and etching temperature, the limit is ± 10% of the desired value due to the variation of the surface condition of the operating layer and the variation of stopping etching by washing. That is, in order to improve the performance variation and reproducibility of the GaAs FET, it is important to improve the accuracy of wet etching when forming the recess structure, and there is a problem that a high level of skill is required.
この発明は上記のような問題点を解決するためになさ
れたもので、光が照射されている時のみ半導体をエツチ
ングするエツチヤントを用い、エツチング量を半導体と
エツチヤント間を流れる電流により検知することによ
り、半導体のエツチング精度を向上させることを目的と
したものである。The present invention has been made in order to solve the above-described problems, and uses an etchant that etches a semiconductor only when light is irradiated, and detects the amount of etching by a current flowing between the semiconductor and the etchant. It is intended to improve the etching accuracy of a semiconductor.
この発明による半導体装置の製造方法は、半導体層の
表面に配設されたドーピング層の表面の一部を、光の照
射に応じて選択的に半導体をエッチングするエッチャン
トに接触させ、ドーピング層の表面に光を照射しエッチ
ャントと半導体層を流れる光電流をモニターしながらエ
ッチングし、予め求めておいたエッチャントを用いた光
照射によるエッチングのエッチング深さと光電流との関
係並びにドーピングプロファイルに基づいて定められる
ドーピング層の所定の残留厚みに対応する光電流値によ
り、光照射を停止する工程を含むものである。The method for manufacturing a semiconductor device according to the present invention includes the steps of: contacting a part of the surface of the doping layer disposed on the surface of the semiconductor layer with an etchant that selectively etches the semiconductor in response to light irradiation; Is etched while monitoring the photocurrent flowing through the semiconductor layer and the etchant, and is determined based on the relationship between the etching depth and the photocurrent of the etching by the light irradiation using the etchant and the doping profile determined in advance. The method includes a step of stopping light irradiation with a photocurrent value corresponding to a predetermined remaining thickness of the doping layer.
さらに、ドーピング層が電界効果型トランジスタの動
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するものである。Further, the doping layer is an operation layer of the field-effect transistor, and the surface of the operation layer is irradiated with light to form a gate recess.
またさらに、半導体層が化合物半導体で形成されてい
るものである。Still further, the semiconductor layer is formed of a compound semiconductor.
この発明における半導体装置の製造方法は、半導体層
の表面に配設されたドーピング層の表面の一部を、光の
照射に応じて選択的に半導体をエッチングするエッチャ
ントに接触させ、エッチャントと半導体層を流れる光電
流をモニターしながらエッチングし、予め求めておいた
光照射によるエッチングのエッチング深さと光電流との
関係並びにドーピングプロファイルに基づいて定められ
るドーピング層の所定の残留厚みに対応する光電流値に
より光照射を停止する工程を含むもので、光が半導体に
照射された時に発生する正孔とエッチャントとの化学反
応により半導体がエッチングされ、正孔の濃度と半導体
の抵抗(膜厚・キャリア濃度)とで決定される電流が発
生し、この電流の変化により一定光照射量下では半導体
の厚みを検知でき、エッチング深さと光電流との関係を
求めることができる。さらにエッチング深さと光電流と
の関係に加えて半導体層の表面のドーピングプロファイ
ルをも予め求めておいて、ドーピング層の所定の残留厚
みに対応する光電流値に基づき、再現性よく半導体層の
所定のエッチング量を制御できる。またドーピングプロ
ファイルのキャリア濃度の値に応じて、エッチングの際
のドーピング層の残留厚みを設定できる。The method of manufacturing a semiconductor device according to the present invention includes the step of contacting a part of the surface of the doping layer disposed on the surface of the semiconductor layer with an etchant that selectively etches the semiconductor in response to light irradiation, Etching while monitoring the photocurrent flowing through the substrate, and a photocurrent value corresponding to a predetermined residual thickness of the doping layer determined based on a relationship between a photocurrent and an etching depth of etching by light irradiation determined in advance and a doping profile. The semiconductor is etched by a chemical reaction between the holes and the etchant generated when the semiconductor is irradiated with light, and the hole concentration and the semiconductor resistance (film thickness / carrier concentration) ), And the change in the current allows the thickness of the semiconductor to be detected under a constant light irradiation amount, It can be obtained a relationship between the etching depth and the photocurrent. Further, in addition to the relationship between the etching depth and the photocurrent, a doping profile on the surface of the semiconductor layer is also determined in advance, and based on the photocurrent value corresponding to the predetermined remaining thickness of the doping layer, the predetermined reproducibility of the semiconductor layer is determined. Can be controlled. Further, the residual thickness of the doping layer at the time of etching can be set according to the value of the carrier concentration of the doping profile.
さらに、ドーピング層が電界効果型トランジスタの動
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するもので、ドーピングプロフ
ァイルのキャリア濃度の値に応じてチャネル層の厚みが
設定でき、再現性よくゲートリセスの所定のエッチング
量を制御できる。Further, the doping layer is an operation layer of a field-effect transistor, and a gate recess is formed by irradiating the surface of the operation layer with light, and the thickness of the channel layer depends on the value of the carrier concentration in the doping profile. It is possible to control the predetermined etching amount of the gate recess with good reproducibility.
またさらに、半導体層が化合物半導体で形成されてい
るので、安定した素子特性が得られるエッチングを行う
ことができるものである。Furthermore, since the semiconductor layer is formed of a compound semiconductor, it is possible to perform etching for obtaining stable element characteristics.
以下この発明に係る半導体装置の製造方法の一実施例
をGaAs FETを例にとり図について説明する。One embodiment of a method of manufacturing a semiconductor device according to the present invention will be described below with reference to a GaAs FET as an example.
第1図及び第4図はGaAsウエハのエッチング装置の模
式断面図で、第1図は光照射によるエツチングと同時に
C−V法によるドーピングプロフアイル測定を行う工
程、第4図は第1図に示す工程以降の工程を示す。第2
図は第1図の工程で測定した光電流と動作層表面からの
深さの関係を示すグラフ、第3図は第1図の工程で測定
したキャリア濃度と動作層表面からの深さの関係を示す
グラフである。図において(9)はGaAsウエハ、(10)
はエッチヤント、(11)シーリング、(12)はサフアイ
ア窓、(13)はカーボン電極、(14)はウエハ上の電
極、(15)は電流計、(16)は白金電極、(17)はセ
ル、(18)はウエハ押え具、(19)は光である。1 and 4 are schematic sectional views of an etching apparatus for a GaAs wafer. FIG. 1 shows a step of performing doping profile measurement by a CV method at the same time as etching by light irradiation, and FIG. The following steps are shown. Second
FIG. 3 is a graph showing the relationship between the photocurrent measured in the step of FIG. 1 and the depth from the surface of the active layer. FIG. 3 is the relationship between the carrier concentration measured in the step of FIG. 1 and the depth from the surface of the active layer. FIG. In the figure, (9) is a GaAs wafer, (10)
Is etchant, (11) sealing, (12) sapphire window, (13) carbon electrode, (14) electrode on wafer, (15) ammeter, (16) platinum electrode, (17) cell , (18) is a wafer holder and (19) is light.
次に製造方法について説明する。 Next, a manufacturing method will be described.
光を照射した時のみGaAsをエツチングするエツチヤン
トとしてはKOH、タイロン等が知られている。まず第1
図に示す様にGaAsウエハ(9)の一部をエツチヤント
(10)とシーリング(11)を介して接触させ、GaAsウエ
ハ(9)にサフアイア(12)を通してGaAsのバンドギヤ
ツプエネルギーより大きなエネルギーをもつ光(19)を
照射する。この際エツチヤント(10)中のカーボン電極
(13)とウエハ上の電極(14)との間をDGバイアスし、
エツチング中の電流を電流計(15)で測定する。これと
同時にエツチヤント(10)中の白金電極(16)とウエハ
上の電極(14)との間に交流バイアスを加え、GaAsウエ
ハ(9)とエツチヤント(10)とのキヤパシタンス−電
圧(C−V)測定を行ないC−V特性よりGaAsウエハ
(9)上の動作層(4)の厚みとキヤリア濃度の関係
(ドーピングプロファイル)を求める。KOH, Tiron and the like are known as etchants for etching GaAs only when irradiated with light. First,
As shown in the figure, a part of the GaAs wafer (9) is brought into contact with the etchant (10) via the sealing (11), and the energy larger than the band gap energy of GaAs is passed through the sapphire (12) to the GaAs wafer (9). Irradiate with light (19). At this time, DG bias is applied between the carbon electrode (13) in the etchant (10) and the electrode (14) on the wafer,
Measure the current during etching with an ammeter (15). At the same time, an AC bias is applied between the platinum electrode (16) in the etchant (10) and the electrode (14) on the wafer, and the capacitance-voltage (C-V) between the GaAs wafer (9) and the etchant (10) is increased. 3) A measurement is performed to determine a relationship (doping profile) between the thickness of the active layer (4) on the GaAs wafer (9) and the carrier concentration from the CV characteristics.
上記の測定により、リセス構造(5)のエツチング後
の厚さaを1000Åとしたい時には光電流をエツチング開
始時から82%(147.5/180)に減少した時にすなわち図
中A点で光(19)の照射を停止すればよいことが判明す
る。According to the above measurement, when it is desired to set the thickness a of the recess structure (5) after the etching to 1000 °, when the photocurrent is reduced to 82% (147.5 / 180) from the start of the etching, the light (19) at the point A in FIG. It becomes clear that the irradiation of the laser beam should be stopped.
次に第3図に示すごとく測定したGaAsウエハ(9)を
レジスト(8)によりリセス構造(5)のみを露出する
様にパターニングし、ウエハ上の電極(14)部分を除く
GaAsウエハ(9)全面をエツチヤント(10)に接触させ
光(19)を照射し、光電流がエツチング開始時の82%に
達した時に光(19)を停止し、GaAsウエハ(9)を水洗
し、エツチングを完了する。Next, the GaAs wafer (9) measured as shown in FIG. 3 is patterned with a resist (8) so as to expose only the recess structure (5), and the electrode (14) portion on the wafer is removed.
The entire surface of the GaAs wafer (9) is brought into contact with the etchant (10) and irradiated with light (19). When the photocurrent reaches 82% of the start of etching, the light (19) is stopped and the GaAs wafer (9) is washed with water. And complete the etching.
上記エツチングのバラツキにより決定されるソース電
極(l)・ドレイン電極(2)間のチヤネル電流の実測
値は2インチウエハ全体で±5%と従来の半分以下に低
減することができる。叉、従来の製造方法は、エツチン
グ時間設定が前回のエツチングによるチヤネル電流の変
化(減少)度により決定するという高度な技能を必要と
するのに対し、この発明による製造方法は光電流値のみ
を検知し、光電流を停止すれば良いので再現性も従来の
±15%から±5%と大幅に改善できる。The actual measured value of the channel current between the source electrode (1) and the drain electrode (2), which is determined by the variation in the etching, can be reduced to ± 5% for the entire 2-inch wafer, which is less than half the conventional value. Also, the conventional manufacturing method requires a high skill that the setting of the etching time is determined by the degree of change (decrease) of the channel current due to the previous etching, whereas the manufacturing method according to the present invention uses only the photocurrent value. Since it is sufficient to detect and stop the photocurrent, the reproducibility can be greatly improved from the conventional ± 15% to ± 5%.
なお、上記実施例ではGaAs FETを製造する場合につい
て説明したが、FETの他HEMT並びにヘテロ接合デバイス
にも適用できることは言うまでもない。更に半導体材料
としてGaAsに限らず、その他の化合物半導体,Si等に適
用しても上記実施例と同様の効果を奏する。In the above embodiment, the case of manufacturing a GaAs FET has been described, but it goes without saying that the present invention can be applied to a HEMT and a heterojunction device in addition to the FET. Furthermore, the same effects as in the above embodiment can be obtained even when the present invention is applied not only to GaAs but also to other compound semiconductors, Si, or the like.
以上のように、この発明によれば半導体層の表面に配
設されたドーピング層の表面の一部を、光の照射に応じ
て選択的に半導体をエツチングするエツチャントに接触
させ、エツチャントと半導体層を流れる光電流をモニタ
ーしながらエツチングし、予め求めておいた光照射によ
るエツチングのエツチング深さと光電流との関係並びに
ドーピングプロファイルに基づいて定められるドーピン
グ層の所定の残留厚みに対応する光電流値により、光照
射を停止する工程を含むもので、ドーピング層の所定の
残留厚みに対応する光電流値により、エツチング量を制
御でき、またドーピングプロファイルのキャリア濃度の
値によりドーピング層の残留深さを設定でき、ドーピン
グ層の所定の残留厚みを有する半導体装置が再現性よく
形成でき、延いてはドーピング層の残留厚みが半導体装
置の電気的特性に大きく影響する半導体装置を簡易な方
法で再現性よく得ることができる。As described above, according to the present invention, a part of the surface of the doping layer disposed on the surface of the semiconductor layer is brought into contact with the etchant for selectively etching the semiconductor in response to light irradiation, and the etchant and the semiconductor layer Etching while monitoring the photocurrent flowing through the substrate, and a photocurrent value corresponding to a predetermined residual thickness of the doping layer determined based on a relationship between a photocurrent and an etching depth of etching by light irradiation determined in advance and a doping profile. The method includes a step of stopping the light irradiation, the amount of etching can be controlled by a photocurrent value corresponding to a predetermined residual thickness of the doping layer, and the residual depth of the doping layer can be controlled by the value of the carrier concentration of the doping profile. Semiconductor device having a predetermined residual thickness of the doping layer can be formed with good reproducibility, and Residual thickness of Doping layer can be obtained with good reproducibility by a simple method of a semiconductor device which greatly affects the electrical characteristics of the semiconductor device.
さらに、ドーピング層が電界効果型トランジスタの動
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するもので、チャネル層の厚み
に対応する光電流値により、ゲートリセスのエツチング
量を制御でき、チャネル層の厚みの揃った電界効果型ト
ランジスタを形成でき、延いてはチャネル電流が均一に
得られ電気的特性の揃った電界効果型トランジスタを歩
留りよく得ることができる。Further, the doping layer is an operation layer of the field effect transistor, and a gate recess is formed by irradiating light to the surface of the operation layer. Etching of the gate recess is performed by a photocurrent value corresponding to the thickness of the channel layer. The amount can be controlled, and a field-effect transistor with a uniform thickness of the channel layer can be formed. As a result, a field-effect transistor with a uniform channel current and uniform electric characteristics can be obtained with high yield.
またさらに、半導体層が化合物半導体で形成されてい
るので、安定した素子特性が得られるエツチングを行う
ことができ、延いては簡易な方法で再現性よく化合物半
導体装置を得ることができる。Further, since the semiconductor layer is formed of a compound semiconductor, etching for obtaining stable element characteristics can be performed, and a compound semiconductor device can be obtained with a simple method with good reproducibility.
第1図及び第4図はこの発明に係る半導体装置の製造方
法の一実施例によるGaAsウエハのエツチング装置の模式
断面図で、第1図は光照射によるエツチングと同時にC
−V法によるドーピングプロフアイル測定を行う工程を
示し、第4図は第1図に示す以降の工程を示し、第2図
は第1図の工程で測定した光電流と動作層表面からの深
さの関係を示すグラフ、第3図は第1図の工程で測定し
たキヤリア濃度と動作層表面からの深さの関係を示すグ
ラフ、第5図は従来のGaAs FETの構造を示す断面図、第
6図は第5図に示すリセス構造の形成工程を示すGaAs F
ETの断面図である。 図において、(9)はGaAsウエハ、(10)はエツチヤン
ト、(11)はシーリング、(12)はサフアイア窓、(1
3)はカーボン電極、(14)はウエハ上の電極、(15)
は電流計、(16)は白金電極、(17)はセル、(18)は
ウエハ押え具、(19)は光である。 なお、図中、同一符号は同一、又は相当部分を示す。1 and 4 are schematic cross-sectional views of an apparatus for etching a GaAs wafer according to an embodiment of the method of manufacturing a semiconductor device according to the present invention. FIG.
FIG. 4 shows the steps after the step shown in FIG. 1, and FIG. 2 shows the photocurrent measured in the step of FIG. 1 and the depth from the surface of the active layer. FIG. 3 is a graph showing the relationship between the carrier concentration measured in the process of FIG. 1 and the depth from the surface of the active layer, FIG. 5 is a cross-sectional view showing the structure of a conventional GaAs FET, FIG. 6 is a GaAs F showing a process of forming the recess structure shown in FIG.
It is sectional drawing of ET. In the figure, (9) is a GaAs wafer, (10) is an etchant, (11) is a ceiling, (12) is a sapphire window, (1)
3) is a carbon electrode, (14) is an electrode on a wafer, (15)
Is an ammeter, (16) is a platinum electrode, (17) is a cell, (18) is a wafer holder, and (19) is light. In the drawings, the same reference numerals indicate the same or corresponding parts.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/306 - 21/3063 H01L 21/308 H01L 21/465 - 21/467 H01L 29/80 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 6 , DB name) H01L 21/306-21/3063 H01L 21/308 H01L 21/465-21/467 H01L 29/80
Claims (3)
の表面の一部を、光の照射に応じて選択的に半導体をエ
ッチングするエッチャントに接触させ、上記ドーピング
層の表面に光を照射しエッチャントと半導体層を流れる
光電流をモニターしながらエッチングし、予め求めてお
いた上記エッチャントを用いた光照射によるエッチング
のエッチング深さと光電流との関係並びにドーピングプ
ロファイルに基づいて定められるドーピング層の所定の
残留厚みに対応する光電流値により、光照射を停止する
工程を含む半導体装置の製造方法。A part of a surface of a doping layer provided on a surface of a semiconductor layer is brought into contact with an etchant for selectively etching a semiconductor in response to light irradiation, and the surface of the doping layer is irradiated with light. Etching while monitoring the photocurrent flowing through the etchant and the semiconductor layer, and the relationship between the etching depth and the photocurrent of the etching by light irradiation using the etchant previously determined and the doping layer determined based on the doping profile. A method for manufacturing a semiconductor device, comprising a step of stopping light irradiation with a photocurrent value corresponding to a predetermined residual thickness.
動作層であって、この動作層の表面に光を照射すること
によりゲートリセスを形成することを特徴とする請求項
1記載の半導体装置の製造方法。2. The method according to claim 1, wherein the doping layer is an operation layer of the field-effect transistor, and a gate recess is formed by irradiating a surface of the operation layer with light. .
ことを特徴とする請求項1または2に記載の半導体装置
の製造方法。3. The method according to claim 1, wherein the semiconductor layer is formed of a compound semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32628089A JP2869112B2 (en) | 1989-12-14 | 1989-12-14 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP32628089A JP2869112B2 (en) | 1989-12-14 | 1989-12-14 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185725A JPH03185725A (en) | 1991-08-13 |
| JP2869112B2 true JP2869112B2 (en) | 1999-03-10 |
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ID=18186003
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| JP32628089A Expired - Lifetime JP2869112B2 (en) | 1989-12-14 | 1989-12-14 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869112B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6500874B2 (en) | 2016-10-21 | 2019-04-17 | 株式会社豊田中央研究所 | Etching apparatus used for photoelectrochemical etching of semiconductor substrates |
-
1989
- 1989-12-14 JP JP32628089A patent/JP2869112B2/en not_active Expired - Lifetime
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|---|---|
| JPH03185725A (en) | 1991-08-13 |
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