JP2897687B2 - フラッシュメモリのデータ消去装置 - Google Patents
フラッシュメモリのデータ消去装置Info
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- JP2897687B2 JP2897687B2 JP12307695A JP12307695A JP2897687B2 JP 2897687 B2 JP2897687 B2 JP 2897687B2 JP 12307695 A JP12307695 A JP 12307695A JP 12307695 A JP12307695 A JP 12307695A JP 2897687 B2 JP2897687 B2 JP 2897687B2
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- Japan
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- flash memory
- data
- control signal
- control circuit
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Links
- 230000005856 abnormality Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフラッシュメモリのデー
タ消去に係り、特にフラッシュメモリの過消去を防止す
るデータ消去装置に関する。
タ消去に係り、特にフラッシュメモリの過消去を防止す
るデータ消去装置に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリのデータ消去
を行う際には、過消去による破壊を防止するためにフラ
ッシュメモリの全領域の内容が‘０’であることを確認
する必要がある。例えば、特開平４−２２８１９３号公
報には、フラッシュＥＥＰＲＯＭの読み出しセンスアン
プの出力をベリファイ／消去制御回路に接続し、消去ベ
リファイを行った後で消去電圧を印加する回路が開示さ
れている。
を行う際には、過消去による破壊を防止するためにフラ
ッシュメモリの全領域の内容が‘０’であることを確認
する必要がある。例えば、特開平４−２２８１９３号公
報には、フラッシュＥＥＰＲＯＭの読み出しセンスアン
プの出力をベリファイ／消去制御回路に接続し、消去ベ
リファイを行った後で消去電圧を印加する回路が開示さ
れている。
【０００３】
【発明が解決しようとする課題】しかしながら、フラッ
シュメモリとプロセッサとがバスラインで接続されてプ
ロセッサがフラッシュメモリを制御するシステムでは、
何らかの原因でデータバスラインや制御ラインに異常が
発生すると、フラッシュメモリからの読み出しデータが
‘０’でないにもかかわらず、プロセッサが読み出しデ
ータを全て‘０’であると誤認してデータ消去が実行さ
れ、過消去により破壊が生じる場合がある。
シュメモリとプロセッサとがバスラインで接続されてプ
ロセッサがフラッシュメモリを制御するシステムでは、
何らかの原因でデータバスラインや制御ラインに異常が
発生すると、フラッシュメモリからの読み出しデータが
‘０’でないにもかかわらず、プロセッサが読み出しデ
ータを全て‘０’であると誤認してデータ消去が実行さ
れ、過消去により破壊が生じる場合がある。
【０００４】本発明の目的は、過消去を確実に防止する
ことができるフラッシュメモリのデータ消去装置を提供
することにある。
ことができるフラッシュメモリのデータ消去装置を提供
することにある。
【０００５】
【課題を解決するための手段】本発明によるデータ消去
装置は、フラッシュメモリのデータ入出力端子及び制御
信号入力端子に接続され、フラッシュメモリの読み出し
データと制御回路から制御信号入力端子に入力した制御
信号との全ビットが一定レベルであるか否かを判定する
第１ビット判定手段と、制御回路のデータ入力端子及び
制御信号出力端子に接続されフラッシュメモリから受信
したデータと制御信号出力端子から出力されている制御
信号との全ビットが前記一定レベルであるか否かを判定
する第２ビット判定手段と、第１ビット判定手段の判定
結果と第２ビット判定手段の判定結果とが不一致である
時にフラッシュメモリのデータ消去を禁止する消去禁止
手段と、からなることを特徴とする。
装置は、フラッシュメモリのデータ入出力端子及び制御
信号入力端子に接続され、フラッシュメモリの読み出し
データと制御回路から制御信号入力端子に入力した制御
信号との全ビットが一定レベルであるか否かを判定する
第１ビット判定手段と、制御回路のデータ入力端子及び
制御信号出力端子に接続されフラッシュメモリから受信
したデータと制御信号出力端子から出力されている制御
信号との全ビットが前記一定レベルであるか否かを判定
する第２ビット判定手段と、第１ビット判定手段の判定
結果と第２ビット判定手段の判定結果とが不一致である
時にフラッシュメモリのデータ消去を禁止する消去禁止
手段と、からなることを特徴とする。
【０００６】
【作用】フラッシュメモリからの読み出しデータ及び制
御信号が全てが一定レベルか否かの判断結果と制御回路
が受信したフラッシュメモリの読み出しデータ及び制御
信号とが全て前記一定レベルか否かの判断結果とが比較
され、不一致が検出された場合に、データ消去処理が禁
止される。したがって、例えば、データバスライン及び
／又は制御ラインの異常により、制御回路の読み込みデ
ータ及び制御信号が全て‘０’の場合であってもフラッ
シュメモリ側の読み出しデータ及び制御信号が‘０’以
外のビットを含む場合にはデータ消去処理が禁止され、
過消去が確実に防止される。
御信号が全てが一定レベルか否かの判断結果と制御回路
が受信したフラッシュメモリの読み出しデータ及び制御
信号とが全て前記一定レベルか否かの判断結果とが比較
され、不一致が検出された場合に、データ消去処理が禁
止される。したがって、例えば、データバスライン及び
／又は制御ラインの異常により、制御回路の読み込みデ
ータ及び制御信号が全て‘０’の場合であってもフラッ
シュメモリ側の読み出しデータ及び制御信号が‘０’以
外のビットを含む場合にはデータ消去処理が禁止され、
過消去が確実に防止される。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００８】図１は本発明によるフラッシュメモリアク
セス回路の一実施例を示すブロック図である。フラッシ
ュメモリ１０１のデータ入出力端子は、バスバッファ１
０２、バスライン１０３、及びバスバッファ１０４を通
して制御回路（ＣＰＵ）１０５のデータ入出力端子に接
続されている。
セス回路の一実施例を示すブロック図である。フラッシ
ュメモリ１０１のデータ入出力端子は、バスバッファ１
０２、バスライン１０３、及びバスバッファ１０４を通
して制御回路（ＣＰＵ）１０５のデータ入出力端子に接
続されている。
【０００９】フラッシュメモリ１０１には、周知のよう
に、データ消去手段が内蔵されており、ＣＰＵ１０５か
らバスライン１０３を通して受信したデータ消去命令に
従って記憶データの消去を行う。
に、データ消去手段が内蔵されており、ＣＰＵ１０５か
らバスライン１０３を通して受信したデータ消去命令に
従って記憶データの消去を行う。
【００１０】ＣＰＵ１０５は、フラッシュメモリ１０１
へ制御ラインを通してリード信号（ＲＤ）を出力し、ア
ドレスバスを通してアドレスを出力する。また、アドレ
スバスはアドレスデコーダ１１０に接続され、アドレス
デコーダ１１０は制御ラインを通してフラッシュメモリ
１０１へチップセレクト信号（ＣＳ）を出力する。
へ制御ラインを通してリード信号（ＲＤ）を出力し、ア
ドレスバスを通してアドレスを出力する。また、アドレ
スバスはアドレスデコーダ１１０に接続され、アドレス
デコーダ１１０は制御ラインを通してフラッシュメモリ
１０１へチップセレクト信号（ＣＳ）を出力する。
【００１１】フラッシュメモリ１０１側のバスラインの
全ビット線と制御ライン（リード信号ＲＤ及びチップセ
レクト信号ＣＳ）の全ビット線とは、ＮＯＲゲート１０
６に接続されている。他方、ＣＰＵ１０５側のバスライ
ンの全ビット線と制御ライン（リード信号ＲＤ及びチッ
プセレクト信号ＣＳ）の全ビット線とは、ＮＯＲゲート
１０７に接続されている。ＮＯＲゲート１０６及び１０
７の出力は排他的論理和（ＥｘＯＲ）ゲート１０８に入
力し、ＥｘＯＲゲート１０８の出力はフリップフロップ
回路１０９を介してＣＰＵ１０５の割り込み端子に入力
する。
全ビット線と制御ライン（リード信号ＲＤ及びチップセ
レクト信号ＣＳ）の全ビット線とは、ＮＯＲゲート１０
６に接続されている。他方、ＣＰＵ１０５側のバスライ
ンの全ビット線と制御ライン（リード信号ＲＤ及びチッ
プセレクト信号ＣＳ）の全ビット線とは、ＮＯＲゲート
１０７に接続されている。ＮＯＲゲート１０６及び１０
７の出力は排他的論理和（ＥｘＯＲ）ゲート１０８に入
力し、ＥｘＯＲゲート１０８の出力はフリップフロップ
回路１０９を介してＣＰＵ１０５の割り込み端子に入力
する。
【００１２】このような構成において、ＣＰＵ１０５が
フラッシュメモリ１０１をリードアクセスする場合に
は、アドレスデコーダ１１０から出力されるチップセレ
クト信号ＣＳをロー（Ｌ）レベルとし、更にリード信号
ＲＤをＬレベルにする。これによって、読み出しデータ
がフラッシュメモリ１０１からバスライン１０３を通し
てＣＰＵ１０５へ出力される。
フラッシュメモリ１０１をリードアクセスする場合に
は、アドレスデコーダ１１０から出力されるチップセレ
クト信号ＣＳをロー（Ｌ）レベルとし、更にリード信号
ＲＤをＬレベルにする。これによって、読み出しデータ
がフラッシュメモリ１０１からバスライン１０３を通し
てＣＰＵ１０５へ出力される。
【００１３】フラッシュメモリ１０１のデータ入出力端
子の読み出しデータビットが全て‘０’のときには、Ｎ
ＯＲゲート１０６には全てＬレベル信号が入力するか
ら、ＮＯＲゲート１０６はハイ（Ｈ）レベルを出力す
る。逆に、その読み出しデータビットに少なくとも１つ
の‘１’が存在するときにはＮＯＲゲート１０６の出力
はＬレベルになる。
子の読み出しデータビットが全て‘０’のときには、Ｎ
ＯＲゲート１０６には全てＬレベル信号が入力するか
ら、ＮＯＲゲート１０６はハイ（Ｈ）レベルを出力す
る。逆に、その読み出しデータビットに少なくとも１つ
の‘１’が存在するときにはＮＯＲゲート１０６の出力
はＬレベルになる。
【００１４】同様に、ＣＰＵ１０５のデータ入出力端子
のデータビットが全て‘０’のときには、ＮＯＲゲート
１０７には全てＬレベル信号が入力するから、ＮＯＲゲ
ート１０７はハイ（Ｈ）レベルを出力する。逆に、その
データビットに少なくとも１つの‘１’が存在するとき
にはＮＯＲゲート１０７の出力はＬレベルになる。
のデータビットが全て‘０’のときには、ＮＯＲゲート
１０７には全てＬレベル信号が入力するから、ＮＯＲゲ
ート１０７はハイ（Ｈ）レベルを出力する。逆に、その
データビットに少なくとも１つの‘１’が存在するとき
にはＮＯＲゲート１０７の出力はＬレベルになる。
【００１５】従って、読み出しデータを伝送するバスラ
イン１０３及び制御信号を伝送する制御ラインに異常が
なければ、ＮＯＲゲート１０６及び１０７の出力は常に
一致する。バスラインあるいは制御ラインに何らかの異
常が発生したことによりデータビットあるいは制御信号
ビットが変化した場合には、ＮＯＲゲート１０６及び１
０７の出力は一致しなくなる。また、バスライン切断状
態やフラッシュメモリ１０１を正常にアクセスできない
状態の時には、フラッシュメモリ１０１側の読み出しデ
ータには‘１’が存在するにも拘わらず、ＣＰＵ１０５
の受信データは全て‘０’となり、ＮＯＲゲート１０６
及び１０７の出力は一致しなくなる。
イン１０３及び制御信号を伝送する制御ラインに異常が
なければ、ＮＯＲゲート１０６及び１０７の出力は常に
一致する。バスラインあるいは制御ラインに何らかの異
常が発生したことによりデータビットあるいは制御信号
ビットが変化した場合には、ＮＯＲゲート１０６及び１
０７の出力は一致しなくなる。また、バスライン切断状
態やフラッシュメモリ１０１を正常にアクセスできない
状態の時には、フラッシュメモリ１０１側の読み出しデ
ータには‘１’が存在するにも拘わらず、ＣＰＵ１０５
の受信データは全て‘０’となり、ＮＯＲゲート１０６
及び１０７の出力は一致しなくなる。
【００１６】このようなＮＯＲゲート１０６及び１０７
の出力の一致／不一致がＥｘＯＲゲート１０８によって
検出される。ＮＯＲゲート１０６及び１０７の出力が一
致する場合には、ＥｘＯＲゲート１０８はＬレベルを、
不一致の場合にはＨレベルを出力する。ＥｘＯＲゲート
１０８の出力がＬレベルの時には、バスバッファ１０２
及び１０４の間でデータビットの変化がないために、Ｃ
ＰＵ１０５の割り込み処理は実行されない。ＥｘＯＲゲ
ート１０８の出力がＨレベルになると、何らかの異常が
発生してＣＰＵ１０５が正しい読み出しデータを取得で
きないのであるから、ＣＰＵ１３に対して割り込みを実
行し、データ消去プログラムの実行を即時中止する。
の出力の一致／不一致がＥｘＯＲゲート１０８によって
検出される。ＮＯＲゲート１０６及び１０７の出力が一
致する場合には、ＥｘＯＲゲート１０８はＬレベルを、
不一致の場合にはＨレベルを出力する。ＥｘＯＲゲート
１０８の出力がＬレベルの時には、バスバッファ１０２
及び１０４の間でデータビットの変化がないために、Ｃ
ＰＵ１０５の割り込み処理は実行されない。ＥｘＯＲゲ
ート１０８の出力がＨレベルになると、何らかの異常が
発生してＣＰＵ１０５が正しい読み出しデータを取得で
きないのであるから、ＣＰＵ１３に対して割り込みを実
行し、データ消去プログラムの実行を即時中止する。
【００１７】このように、ＣＰＵ１０５は、フラッシュ
メモリ１０１からの読み出しデータが全て‘０’である
ことを確実に判断することができ、１ビットでも‘０’
以外のデータが存在する場合は、消去処理を禁止してフ
ラッシュメモリ１０１の過消去を防止することができ
る。
メモリ１０１からの読み出しデータが全て‘０’である
ことを確実に判断することができ、１ビットでも‘０’
以外のデータが存在する場合は、消去処理を禁止してフ
ラッシュメモリ１０１の過消去を防止することができ
る。
【００１８】また、本実施例では、フラッシュメモリ１
０１の記憶データだけでなく、ＣＰＵ１０５からフラッ
シュメモリ１０１へ出力されるリード信号ＲＤ及びチッ
プセレクト信号ＣＳ等の制御信号に対しても一致／不一
致を検出するために、制御ラインの故障も検知してフラ
ッシュメモリ１０１の過消去を防止することができる。
０１の記憶データだけでなく、ＣＰＵ１０５からフラッ
シュメモリ１０１へ出力されるリード信号ＲＤ及びチッ
プセレクト信号ＣＳ等の制御信号に対しても一致／不一
致を検出するために、制御ラインの故障も検知してフラ
ッシュメモリ１０１の過消去を防止することができる。
【００１９】
【発明の効果】以上説明したように、本発明によるフラ
ッシュメモリのデータ消去装置は、フラッシュメモリか
ら出力された読み出しデータが全て‘０’か否かの判断
結果と制御回路が受信したフラッシュメモリの読み出し
データが全て‘０’か否かの判断結果とが比較され、不
一致が検出された場合に、データ消去処理が禁止され
る。したがって、制御回路の読み込みデータが全て
‘０’の場合であっても、データバスライン及び／又は
制御ラインの異常によりフラッシュメモリ側の読み出し
データが‘０’以外のビットを含む時には、データ消去
処理が禁止される。これによってフラッシュメモリの過
消去が確実に防止される。
ッシュメモリのデータ消去装置は、フラッシュメモリか
ら出力された読み出しデータが全て‘０’か否かの判断
結果と制御回路が受信したフラッシュメモリの読み出し
データが全て‘０’か否かの判断結果とが比較され、不
一致が検出された場合に、データ消去処理が禁止され
る。したがって、制御回路の読み込みデータが全て
‘０’の場合であっても、データバスライン及び／又は
制御ラインの異常によりフラッシュメモリ側の読み出し
データが‘０’以外のビットを含む時には、データ消去
処理が禁止される。これによってフラッシュメモリの過
消去が確実に防止される。
【図１】本発明によるデータ消去装置の一実施例を組み
込んだメモリアクセス回路のブロック図である。
込んだメモリアクセス回路のブロック図である。
１０１ フラッシュメモリ １０２ バスバッファ １０３ バスライン １０４ バスバッファ １０５ ＣＰＵ １０６ ＮＯＲゲート １０７ ＮＯＲゲート １０８ ＥｘＯＲゲート １０９ フリップフロップ １１０ アドレスデコーダ
Claims (3)
- 【請求項１】 フラッシュメモリ及び制御回路からなる
データ消去装置において、 前記フラッシュメモリのデータ入出力端子及び制御信号
入力端子に接続され、前記フラッシュメモリの読み出し
データと前記制御回路から前記制御信号入力端子に入力
した制御信号との全ビットが一定レベルであるか否かを
判定する第１ビット判定手段と、 前記制御回路のデータ入力端子及び制御信号出力端子に
接続され、前記フラッシュメモリから受信したデータと
前記制御信号出力端子から出力されている前記制御信号
との全ビットが前記一定レベルであるか否かを判定する
第２ビット判定手段と、 前記第１ビット判定手段の判定結果と前記第２ビット判
定手段の判定結果とが不一致である時に、前記フラッシ
ュメモリのデータ消去を禁止する消去禁止手段と、 からなることを特徴とするフラッシュメモリのデータ消
去装置。 - 【請求項２】 前記制御信号は、前記フラッシュメモリ
のチップセレクト信号と、読み出し制御信号と、からな
ることを特徴とする請求項１記載のフラッシュメモリの
データ消去装置。 - 【請求項３】 前記フラッシュメモリと前記制御回路と
は、バスラインで接続されていることを特徴とする請求
項１又は２のいずれかに記載のフラッシュメモリのデー
タ消去装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12307695A JP2897687B2 (ja) | 1995-04-24 | 1995-04-24 | フラッシュメモリのデータ消去装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12307695A JP2897687B2 (ja) | 1995-04-24 | 1995-04-24 | フラッシュメモリのデータ消去装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08297985A JPH08297985A (ja) | 1996-11-12 |
| JP2897687B2 true JP2897687B2 (ja) | 1999-05-31 |
Family
ID=14851602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12307695A Expired - Lifetime JP2897687B2 (ja) | 1995-04-24 | 1995-04-24 | フラッシュメモリのデータ消去装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897687B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100257854B1 (ko) * | 1997-12-10 | 2000-06-01 | 김영환 | 플래쉬 메모리의 소거 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293438A (ja) * | 1986-06-12 | 1987-12-21 | Fujitsu Ltd | コンピユ−タ応用装置 |
| JPH03259499A (ja) * | 1990-03-08 | 1991-11-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1995
- 1995-04-24 JP JP12307695A patent/JP2897687B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08297985A (ja) | 1996-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |