JP2900729B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2900729B2 JP2900729B2 JP4299442A JP29944292A JP2900729B2 JP 2900729 B2 JP2900729 B2 JP 2900729B2 JP 4299442 A JP4299442 A JP 4299442A JP 29944292 A JP29944292 A JP 29944292A JP 2900729 B2 JP2900729 B2 JP 2900729B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- contact
- semiconductor device
- conductive film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 230000001681 protective effect Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims 1
- 239000011241 protective layer Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にコンタクトホール形成方法に関する。
関し、特にコンタクトホール形成方法に関する。
【０００２】
【従来の技術】配線間にコンタクトを開孔するにあた
り、コンタクトの目ズレによる当該配線とコンタクト開
孔後に形成される配線とのショートを防止するため、次
の従来技術がある。図５により従来の半導体装置の製造
方法を説明する。まず、図５（ａ）に示す様に、酸化膜
３をその上部に位置せしめる配線多結晶シリコン２を形
成後、図５（ｂ）に示すように多結晶シリコン２、酸化
膜３の側面に酸化膜にてサイドウォール５を形成し、更
に、図５（ｃ）に示すように、上面に層間膜として酸化
膜６をＣＶＤ成長せしめ、次いでホトレジストによりコ
ンタクトパターンをパターニングしたマスク７を形成
し、図５（ｄ）に示す断面構造を得る。
り、コンタクトの目ズレによる当該配線とコンタクト開
孔後に形成される配線とのショートを防止するため、次
の従来技術がある。図５により従来の半導体装置の製造
方法を説明する。まず、図５（ａ）に示す様に、酸化膜
３をその上部に位置せしめる配線多結晶シリコン２を形
成後、図５（ｂ）に示すように多結晶シリコン２、酸化
膜３の側面に酸化膜にてサイドウォール５を形成し、更
に、図５（ｃ）に示すように、上面に層間膜として酸化
膜６をＣＶＤ成長せしめ、次いでホトレジストによりコ
ンタクトパターンをパターニングしたマスク７を形成
し、図５（ｄ）に示す断面構造を得る。
【０００３】次に図５（ｅ）に示すようにホトレジスト
マスク７を用い、酸化膜６と酸化膜３の膜厚分をわずか
に下回るエッチング量にて異方性にてドライエッチング
を行うと同図のような断面構造の半導体装置が得られ、
配線多結晶シリコン２に接触すること無く次の配線形成
が可能となるコンタクトが形成される。以下この従来技
術をセルフアライメントコンタクト形成法と称する。
マスク７を用い、酸化膜６と酸化膜３の膜厚分をわずか
に下回るエッチング量にて異方性にてドライエッチング
を行うと同図のような断面構造の半導体装置が得られ、
配線多結晶シリコン２に接触すること無く次の配線形成
が可能となるコンタクトが形成される。以下この従来技
術をセルフアライメントコンタクト形成法と称する。
【０００４】
【発明が解決しようとする課題】しかし、この従来のセ
ルフアライメントコンタクト構造では図５（ｅ）に示す
様にコンタクトドライエッチング時のオーバーエッチに
より、サイドウォールの膜減りが著しく、ついには配線
多結晶シリコンがコンタクト内に現れてしまう。図６に
酸化膜３の膜厚を２００ｎｍ、酸化膜層間膜６膜厚を２
００ｎｍとしたときの、オーバーエッチ量と配線酸化膜
を１６で表し、配線多結晶シリコンを１１としたとき、
多結晶シリコン〜コンタクト間の酸化膜最小膜厚ａの関
係を示す。通常コンタクトエッチング時には、抜け不良
防止の目的から５０％以上のオーバーエッチを行うが、
図６より６０％のオーバーエッチで既にコンタクト内に
配線多結晶シリコンが現れていまう為、充分にオーバー
エッチを行うことができないという問題を生じた。
ルフアライメントコンタクト構造では図５（ｅ）に示す
様にコンタクトドライエッチング時のオーバーエッチに
より、サイドウォールの膜減りが著しく、ついには配線
多結晶シリコンがコンタクト内に現れてしまう。図６に
酸化膜３の膜厚を２００ｎｍ、酸化膜層間膜６膜厚を２
００ｎｍとしたときの、オーバーエッチ量と配線酸化膜
を１６で表し、配線多結晶シリコンを１１としたとき、
多結晶シリコン〜コンタクト間の酸化膜最小膜厚ａの関
係を示す。通常コンタクトエッチング時には、抜け不良
防止の目的から５０％以上のオーバーエッチを行うが、
図６より６０％のオーバーエッチで既にコンタクト内に
配線多結晶シリコンが現れていまう為、充分にオーバー
エッチを行うことができないという問題を生じた。
【０００５】本発明の目的は、セルフアライメントコン
タクト工程で、コンタクトエッチングの際のオーバーエ
ッチングに対するプロセスマージンを増加させ、上記工
程での抜け不良、及び配線多結晶シリコンとのショート
不良を大幅に改善できる半導体装置の製造方法を提供す
ることにある。
タクト工程で、コンタクトエッチングの際のオーバーエ
ッチングに対するプロセスマージンを増加させ、上記工
程での抜け不良、及び配線多結晶シリコンとのショート
不良を大幅に改善できる半導体装置の製造方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にゲート酸化膜を介してその上
部及び側部をそれぞれ上部保護膜及び側部保護膜で覆わ
れた第１の導電膜及び第２の導電膜を相対して配置する
工程と、前記上部保護膜及び前記側部保護膜をそれぞれ
含む前記第１の導電膜及び前記第２の導電膜を層間絶縁
膜で覆い前記第１の導電膜と前記第２の導電膜との間の
前記層間絶縁膜を前記上部保護膜及び前記側部保護膜を
マスクとして自己整合的に除去する工程とから成る半導
体装置の製造方法において、前記上部保護膜の前記第１
の導電膜との接触面以外の周辺及び前記側部保護膜の前
記層間絶縁膜との接触面以外の周辺がストッパー絶縁膜
で覆われるよう形成され、かつ、前記ストッパー絶縁膜
のエッチングレートが前記層間絶縁膜のエッチングレー
トよりも遅いことを特徴としている。
造方法は、半導体基板上にゲート酸化膜を介してその上
部及び側部をそれぞれ上部保護膜及び側部保護膜で覆わ
れた第１の導電膜及び第２の導電膜を相対して配置する
工程と、前記上部保護膜及び前記側部保護膜をそれぞれ
含む前記第１の導電膜及び前記第２の導電膜を層間絶縁
膜で覆い前記第１の導電膜と前記第２の導電膜との間の
前記層間絶縁膜を前記上部保護膜及び前記側部保護膜を
マスクとして自己整合的に除去する工程とから成る半導
体装置の製造方法において、前記上部保護膜の前記第１
の導電膜との接触面以外の周辺及び前記側部保護膜の前
記層間絶縁膜との接触面以外の周辺がストッパー絶縁膜
で覆われるよう形成され、かつ、前記ストッパー絶縁膜
のエッチングレートが前記層間絶縁膜のエッチングレー
トよりも遅いことを特徴としている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を説明するために工程順に
示した半導体チップの断面図である。
る。図１は本発明の一実施例を説明するために工程順に
示した半導体チップの断面図である。
【０００８】まず図１（ａ）に示すように、半導体基板
１の上に配線多結晶シリコン２及び酸化膜３を形成す
る。次に窒化膜４をＣＶＤ成長させてから、酸化膜サイ
ドウォール５を形成し、更に酸化膜層間膜６を成長さ
せ、ホトレジストによるマスク７を形成する。この状態
から低周波ナローギャップタイプのドライコンタクトエ
ッチャーにより、異方性エッチングを行うと、図１
（ｂ）に示す様な形状を得る。低周波ナローギャップタ
イプのドライコンタクトエッチャーを使用すると、酸化
膜／窒化膜の選択比を５以上にまで制御できるので、オ
ーバーエッチ量を増加させても配線多結晶シリコンがコ
ンタクトホール内に現れにくく、更にマスクの目ずれに
対してもそのマージンが確保できる。今酸化膜３を２０
０ｎｍ、窒化膜４を５０ｎｍ、酸化膜層間膜６を２００
ｎｍとしたときの、オーバーエッチ量と配線多結晶シリ
コン〜コンタクト間の最小膜厚ａの関係を図２に示す。
図２からわかるように、１００％のオーバーエッチを行
っても配線多結晶シリコン〜コンタクト間に４０ｎｍの
最小層間膜厚を確保することができる。
１の上に配線多結晶シリコン２及び酸化膜３を形成す
る。次に窒化膜４をＣＶＤ成長させてから、酸化膜サイ
ドウォール５を形成し、更に酸化膜層間膜６を成長さ
せ、ホトレジストによるマスク７を形成する。この状態
から低周波ナローギャップタイプのドライコンタクトエ
ッチャーにより、異方性エッチングを行うと、図１
（ｂ）に示す様な形状を得る。低周波ナローギャップタ
イプのドライコンタクトエッチャーを使用すると、酸化
膜／窒化膜の選択比を５以上にまで制御できるので、オ
ーバーエッチ量を増加させても配線多結晶シリコンがコ
ンタクトホール内に現れにくく、更にマスクの目ずれに
対してもそのマージンが確保できる。今酸化膜３を２０
０ｎｍ、窒化膜４を５０ｎｍ、酸化膜層間膜６を２００
ｎｍとしたときの、オーバーエッチ量と配線多結晶シリ
コン〜コンタクト間の最小膜厚ａの関係を図２に示す。
図２からわかるように、１００％のオーバーエッチを行
っても配線多結晶シリコン〜コンタクト間に４０ｎｍの
最小層間膜厚を確保することができる。
【０００９】図３は本発明に関連する製造方法を説明す
るために工程順に示した半導体チップの断面図である。
本関連技術は、セルフアライメントコンタクト工程にお
いて、サイドウォールを窒化膜により形成した場合の製
造方法である。
るために工程順に示した半導体チップの断面図である。
本関連技術は、セルフアライメントコンタクト工程にお
いて、サイドウォールを窒化膜により形成した場合の製
造方法である。
【００１０】このチップ製造に当たっては図３（ａ）に
示すように半導体基板１上に配線多結晶シリコン２およ
び酸化膜３を形成した後、サイドウォール８を窒化膜に
より形成し、更に、実施例１と同様に酸化膜層間膜６を
成長させ、マスク７を形成する。この状態から低周波ナ
ローギャップのドライコンタクトエッチャーにより異方
性エッチングを行うと図３（ｂ）に示す様な形状を得
る。低周波ナローギャップのドライコンタクトエッチャ
ーを使用すると、実施例１と同様、酸化膜／窒化膜の選
択比を高く設定できるので、オーバーエッチングに対す
るプロセスマージンが増大する。今酸化膜３を２００ｎ
ｍ、酸化膜層間膜６を２００ｎｍとしたときのオーバー
エッチ量と、配線多結晶シリコン〜コンタクト間の最小
膜厚ａ関係を図４に示す。
示すように半導体基板１上に配線多結晶シリコン２およ
び酸化膜３を形成した後、サイドウォール８を窒化膜に
より形成し、更に、実施例１と同様に酸化膜層間膜６を
成長させ、マスク７を形成する。この状態から低周波ナ
ローギャップのドライコンタクトエッチャーにより異方
性エッチングを行うと図３（ｂ）に示す様な形状を得
る。低周波ナローギャップのドライコンタクトエッチャ
ーを使用すると、実施例１と同様、酸化膜／窒化膜の選
択比を高く設定できるので、オーバーエッチングに対す
るプロセスマージンが増大する。今酸化膜３を２００ｎ
ｍ、酸化膜層間膜６を２００ｎｍとしたときのオーバー
エッチ量と、配線多結晶シリコン〜コンタクト間の最小
膜厚ａ関係を図４に示す。
【００１１】しかし、本関連技術は、窒化膜によるサイ
ドウォール形成後、ダメージ層除去工程を追加した場
合、サイドウォールの形状変化が懸念されるという問題
を有している。
ドウォール形成後、ダメージ層除去工程を追加した場
合、サイドウォールの形状変化が懸念されるという問題
を有している。
【００１２】
【発明の効果】以上説明した様に本発明は、セルフアラ
イメントコンタクト工程で層間膜の一部に窒化膜を使用
し、コンタクトエッチングの際のオーバーエッチングに
対するプロセスマージンを増加させたので、セルフアラ
イメントコンタクトエッチング時の抜け不良、及び配線
多結晶シリコンとのショートが原因だった従来構造の歩
留を５０％から９０％に改善するといった結果を有す
る。
イメントコンタクト工程で層間膜の一部に窒化膜を使用
し、コンタクトエッチングの際のオーバーエッチングに
対するプロセスマージンを増加させたので、セルフアラ
イメントコンタクトエッチング時の抜け不良、及び配線
多結晶シリコンとのショートが原因だった従来構造の歩
留を５０％から９０％に改善するといった結果を有す
る。
【図１】本発明の一実施例を説明するために工程順に示
した半導体チップの断面図である。
した半導体チップの断面図である。
【図２】図１における第１の実施例におけるオーバーエ
ッチ量と最小膜厚の関係を示す図である。
ッチ量と最小膜厚の関係を示す図である。
【図３】本発明に関連する製造方法を説明するために工
程順に示した半導体チップの断面図である。
程順に示した半導体チップの断面図である。
【図４】図３における関連技術のオーバーエッチ量と最
小膜厚の関係を示す図である。
小膜厚の関係を示す図である。
【図５】従来の半導体装置の製造方法を説明するために
工程順に示した半導体チップの断面図である。
工程順に示した半導体チップの断面図である。
【図６】図５の従来例におけるオーバーエッチ量と最小
膜厚の関係を示す図である。
膜厚の関係を示す図である。
１ 半導体基板 ２ 配線多結晶シリコン ３ 酸化膜 ４ 窒化膜 ５ サイドウォール（酸化膜） ６ 層間膜 ７ マスク（ホトレジスト） ８ サイドウォール（窒化膜） １１ 配線多結晶シリコン １２ 配線膜＋窒化膜 １３ 窒化膜 １４ 酸化膜 １５ マスク ａ 最小膜厚
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (1)
- 【請求項１】 半導体基板上にゲート酸化膜を介してそ
の上部及び側部をそれぞれ上部保護膜及び側部保護膜で
覆われた第１の導電膜及び第２の導電膜を相対して配置
する工程と、前記上部保護膜及び前記側部保護膜をそれ
ぞれ含む前記第１の導電膜及び前記第２の導電膜を層間
絶縁膜で覆い前記第１の導電膜と前記第２の導電膜との
間の前記層間絶縁膜を前記上部保護膜及び前記側部保護
膜をマスクとして自己整合的に除去する工程とから成る
半導体装置の製造方法において、前記上部保護膜の前記
第１の導電膜との接触面以外の周辺及び前記側部保護膜
の前記層間絶縁膜との接触面以外の周辺がストッパー絶
縁膜で覆われるよう形成され、かつ、前記ストッパー絶
縁膜のエッチングレートが前記層間絶縁膜のエッチング
レートよりも遅いことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299442A JP2900729B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299442A JP2900729B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151352A JPH06151352A (ja) | 1994-05-31 |
| JP2900729B2 true JP2900729B2 (ja) | 1999-06-02 |
Family
ID=17872637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299442A Expired - Lifetime JP2900729B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900729B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| JPH11238882A (ja) * | 1998-02-23 | 1999-08-31 | Sony Corp | 半導体装置の製造方法 |
-
1992
- 1992-11-10 JP JP4299442A patent/JP2900729B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151352A (ja) | 1994-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4549927A (en) | Method of selectively exposing the sidewalls of a trench and its use to the forming of a metal silicide substrate contact for dielectric filled deep trench isolated devices | |
| JP3402022B2 (ja) | 半導体装置の製造方法 | |
| US5500382A (en) | Self-aligned contact process | |
| JP3453163B2 (ja) | 集積回路においてコンタクト構成体を製造する方法 | |
| JPH11330245A (ja) | 半導体装置のコンタクト形成方法 | |
| JP3177572B2 (ja) | 集積回路のゲートスタックの形成方法 | |
| JP3057882B2 (ja) | 半導体装置の製造方法 | |
| US5989987A (en) | Method of forming a self-aligned contact in semiconductor fabrications | |
| US5753565A (en) | Method of reducing overetch during the formation of a semiconductor device | |
| JP3287322B2 (ja) | 半導体装置の製造方法 | |
| JP2900729B2 (ja) | 半導体装置の製造方法 | |
| JPH06177265A (ja) | 半導体装置およびその製造方法 | |
| JP3104666B2 (ja) | 半導体素子及びその製造方法 | |
| US6153501A (en) | Method of reducing overetch during the formation of a semiconductor device | |
| JPH07201830A (ja) | 半導体装置の製造方法 | |
| JPH07235594A (ja) | 半導体装置の製造方法 | |
| JP2848746B2 (ja) | 半導体装置の製造方法 | |
| KR100305642B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR0150751B1 (ko) | 잔류 폴리실리콘 제거 방법 | |
| JP3007994B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| KR100419745B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3239422B2 (ja) | 接続構造の形成方法及び該接続構造の形成方法を用いた電子材料の形成方法 | |
| JPH10270557A (ja) | コンタクトホール形成方法 | |
| KR20030057936A (ko) | 반도체 소자의 게이트 형성방법 | |
| JP3038873B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990216 |