JP2905903B2 - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JP2905903B2 JP2905903B2 JP2290955A JP29095590A JP2905903B2 JP 2905903 B2 JP2905903 B2 JP 2905903B2 JP 2290955 A JP2290955 A JP 2290955A JP 29095590 A JP29095590 A JP 29095590A JP 2905903 B2 JP2905903 B2 JP 2905903B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 多くの場合、高速メモリが必要である。ここでは、い
かにしてページアドレッシングを256KX1高速メモリに応
用したかについて説明する。ページアドレッシングで
は、メモリから情報を読出通路の最終段から取り出す。
多くの場合、出力バッファへ通じているX4データ通路で
のX1構造を構成しているので、このページアドレス構成
に組み入れることができた。以下、その作成について説
明する。種々のパラメータを変更できることもちろんで
ある。
かにしてページアドレッシングを256KX1高速メモリに応
用したかについて説明する。ページアドレッシングで
は、メモリから情報を読出通路の最終段から取り出す。
多くの場合、出力バッファへ通じているX4データ通路で
のX1構造を構成しているので、このページアドレス構成
に組み入れることができた。以下、その作成について説
明する。種々のパラメータを変更できることもちろんで
ある。
（発明の開示） 本発明は、数ある中で、特に、（但しこれに限られた
ことではないが、）非同期SRAM型のランダムアクセスメ
モリを提供せんとするにある。ここで、マルチプレクス
された列の少なくとも最後のビットをバッファ処理する
出力バッファに対して、複数の読出アクセスデータバス
をデマルチプレクスする。この結果、前記バッファリン
グ動作の間、次のアドレスをメモリに供給し、ページモ
ードが内部アドレス境界と交差できるようにしている。
本発明の第１の例によれば、上述の目的は、第１読出ア
ドレスに関連する受信読出制御信号の制御の下で、ｎ個
のデータビットを、各々の内部バスラインで各々接続さ
れたｎ個のセンス素子の配列へとパラレルに伝達するた
めの複数（ｎ）の内部バスラインと、前記第１読出アド
レスと関連する連続選択信号の制御の下で、前記ｎ個の
データビットの中から選択された数ビットのデータビッ
トを単一アドレスページモードにおける多重出力端子に
連続的に伝達するための前記ｎ個のセンス素子がパラレ
ルに供給される多重化手段と、前記複数の選択ビットの
中から少なくとも最終ビットをバッファリング処理する
ための前記多重出力端子及び前記バッファリングと共在
し第２読出アドレスに関連する第２読出制御信号を用い
る前記メモリで構成され、前記第２読出アドレスにおけ
る少なくとも一つの他のデータビットを、前記多重化手
段へ伝達するのを制御することで、多重化アドレスペー
ジモードを達成するための少なくとも一つの関連第２選
択信号が供給されるバッファリング手段とを具えること
を特徴とする集積回路ランダムアクセスメモリを設ける
ことで実現される。
ことではないが、）非同期SRAM型のランダムアクセスメ
モリを提供せんとするにある。ここで、マルチプレクス
された列の少なくとも最後のビットをバッファ処理する
出力バッファに対して、複数の読出アクセスデータバス
をデマルチプレクスする。この結果、前記バッファリン
グ動作の間、次のアドレスをメモリに供給し、ページモ
ードが内部アドレス境界と交差できるようにしている。
本発明の第１の例によれば、上述の目的は、第１読出ア
ドレスに関連する受信読出制御信号の制御の下で、ｎ個
のデータビットを、各々の内部バスラインで各々接続さ
れたｎ個のセンス素子の配列へとパラレルに伝達するた
めの複数（ｎ）の内部バスラインと、前記第１読出アド
レスと関連する連続選択信号の制御の下で、前記ｎ個の
データビットの中から選択された数ビットのデータビッ
トを単一アドレスページモードにおける多重出力端子に
連続的に伝達するための前記ｎ個のセンス素子がパラレ
ルに供給される多重化手段と、前記複数の選択ビットの
中から少なくとも最終ビットをバッファリング処理する
ための前記多重出力端子及び前記バッファリングと共在
し第２読出アドレスに関連する第２読出制御信号を用い
る前記メモリで構成され、前記第２読出アドレスにおけ
る少なくとも一つの他のデータビットを、前記多重化手
段へ伝達するのを制御することで、多重化アドレスペー
ジモードを達成するための少なくとも一つの関連第２選
択信号が供給されるバッファリング手段とを具えること
を特徴とする集積回路ランダムアクセスメモリを設ける
ことで実現される。
しばしばページモードにおいては、いかなる単一マル
チビットワードのビット（＝アドレス位置）であって
も、均等シーケンスで読み出される。特定のアドレス位
置におけるすべてのビットをアクセス後、次のアドレス
を提供することができ、出力バッファの出力端子におけ
るアドレス位置のすぐ前の最終データビットを設けると
ともに、この次のアドレスにおける最初のデータビット
を出力回路へ転送する。アドレスが変化するいかなる時
においても、同様にスピード−アップを図ることができ
る。このような特徴は、交差アドレスニブルモードを提
供するに効果的である。
チビットワードのビット（＝アドレス位置）であって
も、均等シーケンスで読み出される。特定のアドレス位
置におけるすべてのビットをアクセス後、次のアドレス
を提供することができ、出力バッファの出力端子におけ
るアドレス位置のすぐ前の最終データビットを設けると
ともに、この次のアドレスにおける最初のデータビット
を出力回路へ転送する。アドレスが変化するいかなる時
においても、同様にスピード−アップを図ることができ
る。このような特徴は、交差アドレスニブルモードを提
供するに効果的である。
本発明の例では前記ｎ個の内部バスラインが各々のデ
ータ保持ノードの代わりとなり、かつ、前記データ保持
ノードをデイゼーブリングするためのデイゼーブリング
信号を出力し、前記第１読出アドレスと前記第２読出ア
ドレスとの間の変移を検出するために、アドレス変移検
出手段を具え、かつ、前記バッファリング手段が、バッ
ファリング処理されたすべてのデータビットを実質的に
前記選択信号の修正のための標準繰り返し時間に対応す
る間隔だけ、遅延させると特に有利である。
ータ保持ノードの代わりとなり、かつ、前記データ保持
ノードをデイゼーブリングするためのデイゼーブリング
信号を出力し、前記第１読出アドレスと前記第２読出ア
ドレスとの間の変移を検出するために、アドレス変移検
出手段を具え、かつ、前記バッファリング手段が、バッ
ファリング処理されたすべてのデータビットを実質的に
前記選択信号の修正のための標準繰り返し時間に対応す
る間隔だけ、遅延させると特に有利である。
このようにして、マルチアドレスページモード又はク
ロスアドレスニブルモードにおけるデータビットの冗長
度が実質的に均等となり、同期ユーザシステムにとって
有利である。
ロスアドレスニブルモードにおけるデータビットの冗長
度が実質的に均等となり、同期ユーザシステムにとって
有利である。
本発明の他の例では、第２バッファリング手段と、こ
の第２バッファリング手段によって構成され、インバー
タ／ゲートを交替する直列回路の第１シーケンスを特徴
とする第１のディレイチェインとを具え、インバータの
前記第１シーケンスによって構成される第２シーケンス
を特徴とする１ビット幅データ入力端子を有するリセッ
ト可能書込ディレイ手段をさらに具え、前記第２シーケ
ンスの出力端子が、それぞれデータ書込バスラインへ通
じるｎ個のパラレルな出力端子を有する書込データマル
チプレクサへのデータ入力端子と、前記第１シーケンス
のアクティブ入力信号の反転でありリセット信号を受信
するすべて前記ゲートとを構成するとさらに有利であ
る。
の第２バッファリング手段によって構成され、インバー
タ／ゲートを交替する直列回路の第１シーケンスを特徴
とする第１のディレイチェインとを具え、インバータの
前記第１シーケンスによって構成される第２シーケンス
を特徴とする１ビット幅データ入力端子を有するリセッ
ト可能書込ディレイ手段をさらに具え、前記第２シーケ
ンスの出力端子が、それぞれデータ書込バスラインへ通
じるｎ個のパラレルな出力端子を有する書込データマル
チプレクサへのデータ入力端子と、前記第１シーケンス
のアクティブ入力信号の反転でありリセット信号を受信
するすべて前記ゲートとを構成するとさらに有利であ
る。
ここでは、現在のデータによってセルが瞬間的に止ま
ることを考慮するとともに、ビットラインが安全非書込
状態へ戻ることができるよう考慮する。このことによっ
て、いわゆる高温環境でのデータ保持時間マージンが大
きく改善される。その理由は、等価パルスが書込み終了
時に得られた場合に、ローカル書込ドライバが駆動しな
いからである。従って、Tdh及びTdv（データ有効）より
高温で、マージン全体を作ることができる。通常、高速
書込終了ディゼーブル信号が書込ドライバに供給され又
は装置を通過し、現在の書込動作を終了させる。
ることを考慮するとともに、ビットラインが安全非書込
状態へ戻ることができるよう考慮する。このことによっ
て、いわゆる高温環境でのデータ保持時間マージンが大
きく改善される。その理由は、等価パルスが書込み終了
時に得られた場合に、ローカル書込ドライバが駆動しな
いからである。従って、Tdh及びTdv（データ有効）より
高温で、マージン全体を作ることができる。通常、高速
書込終了ディゼーブル信号が書込ドライバに供給され又
は装置を通過し、現在の書込動作を終了させる。
各々２つの論理値（データ及びデータの反転値）の一
方である、２つのパラレル、かつ、リセット可能なディ
レイラインを設けると有利である。２つのリセット可能
なディレイラインを入力書込バッファと連結するため
に、交差結合ゲート対を設けるとさらに有利である。
方である、２つのパラレル、かつ、リセット可能なディ
レイラインを設けると有利である。２つのリセット可能
なディレイラインを入力書込バッファと連結するため
に、交差結合ゲート対を設けるとさらに有利である。
特に、従来の解決手段では、書込／読出サイクルがし
ばしば必須であったが、現在では、このような読出サイ
クル部分は不必要であろう。その理由は、リセットを行
うことで、ビットラインによって直接アドレス又はデー
タ又はその双方を安全に変化させることができる。書込
イネーブル信号▲▼を周期化していない場合、書込
サイクルを明示することができる。
ばしば必須であったが、現在では、このような読出サイ
クル部分は不必要であろう。その理由は、リセットを行
うことで、ビットラインによって直接アドレス又はデー
タ又はその双方を安全に変化させることができる。書込
イネーブル信号▲▼を周期化していない場合、書込
サイクルを明示することができる。
独立クレームにおいて、さらに有利な例を列挙する。
（実施例） 第１図は、64KX4を示すメモリの機能的なブロック図
である。ここで特に、示されているのは欠陥メモリ列の
代わりである。ヒューズが飛ぶことによって能動化可能
なブロック冗長度24を具えている64Kメモリセルマトリ
ックス20と16ある内の１つのブロックデコーダ22と、12
8ある内の１つの行デューダ26と、グローバルＹセクシ
ョンである８個の28の内の１つと、64個のローカルセン
ス増幅器及び書込回路30とである。さらにブロックはＹ
イネーブルドライバ32及び給電素子28と、ブロックセク
ションイネーブルドライバ34及び給電ブロックデコーダ
22とを有している。上述の素子の大部分は４個づつ設け
られているが、再度番号を付していない。ローカルセン
ス増幅器付きの書込回路（30）のみは、２個だけ設けら
れている。
である。ここで特に、示されているのは欠陥メモリ列の
代わりである。ヒューズが飛ぶことによって能動化可能
なブロック冗長度24を具えている64Kメモリセルマトリ
ックス20と16ある内の１つのブロックデコーダ22と、12
8ある内の１つの行デューダ26と、グローバルＹセクシ
ョンである８個の28の内の１つと、64個のローカルセン
ス増幅器及び書込回路30とである。さらにブロックはＹ
イネーブルドライバ32及び給電素子28と、ブロックセク
ションイネーブルドライバ34及び給電ブロックデコーダ
22とを有している。上述の素子の大部分は４個づつ設け
られているが、再度番号を付していない。ローカルセン
ス増幅器付きの書込回路（30）のみは、２個だけ設けら
れている。
さらにサブシステムは、３つのアドレスビットで動作
するYPデコーダ36、各々４つの同一のアドレスビットＺ
（0:3）が動作するブロック選択プレデコーダ38,77のア
ドレスビットＸ（0:6）で動作する行プレデコーダ40及
び主ハーフ・メモリ選択ビットMO、ブロック選択ビット
Ｍ（0:1）で動作するブロックイネーブルドライバ42を
具えている。デコーダ38及びドライバ34の間の相互接続
と、デコーダ36及びドライバ32の間の相互接続と、フロ
ントエンドドライバ42及び他のドライバ34の間の相互接
続と、プレデコーダ40及びデコーダ26の間の相互接続と
を同様に示す。
するYPデコーダ36、各々４つの同一のアドレスビットＺ
（0:3）が動作するブロック選択プレデコーダ38,77のア
ドレスビットＸ（0:6）で動作する行プレデコーダ40及
び主ハーフ・メモリ選択ビットMO、ブロック選択ビット
Ｍ（0:1）で動作するブロックイネーブルドライバ42を
具えている。デコーダ38及びドライバ34の間の相互接続
と、デコーダ36及びドライバ32の間の相互接続と、フロ
ントエンドドライバ42及び他のドライバ34の間の相互接
続と、プレデコーダ40及びデコーダ26の間の相互接続と
を同様に示す。
チップセレクトの判定値（▲▼）と、書込みイネ
ーブルの反転値（▲▼）と、イネーブル反転値（▲
▼）とを受信する。制御コーダ44で制御を行う。さ
らに、サブシステムには、パワーレギュレータ46と、テ
ストオペレーションにおいて、制御ビットの２倍である
デコーダ86のアドレスビットと同数のアドレスビットを
受信するテストデコーダ48と、テストモードセッタブロ
ック50とが設けられている。テストモードセッタブロッ
ク50は、ライン52を受信するとともに、予め決められた
アドレス変化を認識し、テストモードに入るのに用いら
れ、ライン54はある特定のテスト結果信号の出力を制御
する。前述の説明は周辺的なものであり、本発明の特徴
は示していない。手短に種々の相互接続を示すととも
に、動作を詳しく述べた。厳密な意味でのメモリセル、
特にスタティックセルについて詳説していない。
ーブルの反転値（▲▼）と、イネーブル反転値（▲
▼）とを受信する。制御コーダ44で制御を行う。さ
らに、サブシステムには、パワーレギュレータ46と、テ
ストオペレーションにおいて、制御ビットの２倍である
デコーダ86のアドレスビットと同数のアドレスビットを
受信するテストデコーダ48と、テストモードセッタブロ
ック50とが設けられている。テストモードセッタブロッ
ク50は、ライン52を受信するとともに、予め決められた
アドレス変化を認識し、テストモードに入るのに用いら
れ、ライン54はある特定のテスト結果信号の出力を制御
する。前述の説明は周辺的なものであり、本発明の特徴
は示していない。手短に種々の相互接続を示すととも
に、動作を詳しく述べた。厳密な意味でのメモリセル、
特にスタティックセルについて詳説していない。
さらに、本発明と密接に関連しているものとしては、
２つの選択ビットを受信するＹ多重制御装置56と、ブロ
ック58とがあり、このブロック58はブロック56によって
制御され、また、テストの場合にはブロック50によって
制御され、４つのグローバルセンス増幅器と４つのグロ
ーバル書込ドライバとを具えている。このブロックは、
金属化することで部分的に能動化することができ、X1構
造であるか、X4構造であるかを識別するための回路を具
えている。前者の場合、信号入出力ボンドフラップが利
用でき（DIN,DOUT）、後者の場合４つの平行I/O相互接
続I/O（0:3）が利用できる。記述したすべての接続を効
果的に用いるには、標準DIL若しくは、幾何学的に形成
されたパッケージの機能的なピンと接合する必要があ
る。
２つの選択ビットを受信するＹ多重制御装置56と、ブロ
ック58とがあり、このブロック58はブロック56によって
制御され、また、テストの場合にはブロック50によって
制御され、４つのグローバルセンス増幅器と４つのグロ
ーバル書込ドライバとを具えている。このブロックは、
金属化することで部分的に能動化することができ、X1構
造であるか、X4構造であるかを識別するための回路を具
えている。前者の場合、信号入出力ボンドフラップが利
用でき（DIN,DOUT）、後者の場合４つの平行I/O相互接
続I/O（0:3）が利用できる。記述したすべての接続を効
果的に用いるには、標準DIL若しくは、幾何学的に形成
されたパッケージの機能的なピンと接合する必要があ
る。
第２図は、X1構造の第１図のメモリのサブシステムを
示す図である。この図は、チップと外部とを相互接続し
ているデータ通路が１ビット幅であることを示してい
る。一般的に、回路は３つの部分A,B,Cを具えている。
部分Ａは４−１セレクタであり、部分Ｂは書込制御回路
であり、部分Ｃは読取制御回路である。
示す図である。この図は、チップと外部とを相互接続し
ているデータ通路が１ビット幅であることを示してい
る。一般的に、回路は３つの部分A,B,Cを具えている。
部分Ａは４−１セレクタであり、部分Ｂは書込制御回路
であり、部分Ｃは読取制御回路である。
読取り動作の間、読取ビットRBTOがその反転値ととも
に、Ｐ型センス増幅器70に供給されるとともに、これよ
り、２つの相互反転出力OUT,OUTBに増幅される。同様の
回路が他のビットRBT1…３のために設けられており、こ
れらの出力信号は論理積をとって、TTLレベルビットDOU
Tを出力する出力バッファ72へ送られる。３つの同じ出
力バッファ74はVDDを受信するが、これらは実際のとこ
ろダミーである。これらのバッファの制御信号は、反転
出力ネーブルOEB、テスト制御信号TOENL及びテストデー
タTDATABである。後の２つについては、簡単のためこれ
以上の説明を省略する。
に、Ｐ型センス増幅器70に供給されるとともに、これよ
り、２つの相互反転出力OUT,OUTBに増幅される。同様の
回路が他のビットRBT1…３のために設けられており、こ
れらの出力信号は論理積をとって、TTLレベルビットDOU
Tを出力する出力バッファ72へ送られる。３つの同じ出
力バッファ74はVDDを受信するが、これらは実際のとこ
ろダミーである。これらのバッファの制御信号は、反転
出力ネーブルOEB、テスト制御信号TOENL及びテストデー
タTDATABである。後の２つについては、簡単のためこれ
以上の説明を省略する。
書込動作の間TTLレベルデータビットTTLDINが入力バ
ッファ76に送られる。同様にバッファ78はVDDと等しい
ことが望ましい基準電圧VREFを受信し、ダミーとして動
作する。同様のバッファ80,82（cf、第１図のブロック5
6）はアドレス信号YM（0:1）をTTLレベルで受信する。
ブロック76とダミーブロック78とは、制御信号としてWE
DIN信号中の書込イネーブルデータを受信する。
ッファ76に送られる。同様にバッファ78はVDDと等しい
ことが望ましい基準電圧VREFを受信し、ダミーとして動
作する。同様のバッファ80,82（cf、第１図のブロック5
6）はアドレス信号YM（0:1）をTTLレベルで受信する。
ブロック76とダミーブロック78とは、制御信号としてWE
DIN信号中の書込イネーブルデータを受信する。
ブロック80,82は、制御信号としてチップイネーブル
（書込）CEB信号を受信する。セルマトリックス側で
は、ブロック84はリセット可能なデータ入力遅延バッフ
ァであり、これについては後述する。これらの遅延バッ
ファを用いることによって、アドレスビットYM（0:1）
の等価パルスは必要とされない。書込アクセスにおいて
バッファ84は、データビットWBT3及びその反転であるWB
T3Bと関連するビットラインを具えている。同様のバッ
ファ83を、３つの他のデータビットのために設ける。簡
単のため、第２図の回路セルアレイへの相互接続は図示
していない。実際のところ、読み出し及び書き込み双方
のためのスタティックラムのアドレス指定と、非反転ビ
ットライン及び反転ビットラインを設けることとは、一
般的な技術である。
（書込）CEB信号を受信する。セルマトリックス側で
は、ブロック84はリセット可能なデータ入力遅延バッフ
ァであり、これについては後述する。これらの遅延バッ
ファを用いることによって、アドレスビットYM（0:1）
の等価パルスは必要とされない。書込アクセスにおいて
バッファ84は、データビットWBT3及びその反転であるWB
T3Bと関連するビットラインを具えている。同様のバッ
ファ83を、３つの他のデータビットのために設ける。簡
単のため、第２図の回路セルアレイへの相互接続は図示
していない。実際のところ、読み出し及び書き込み双方
のためのスタティックラムのアドレス指定と、非反転ビ
ットライン及び反転ビットラインを設けることとは、一
般的な技術である。
第２図の部分Ａは、センス増幅器及び遅延バッファそ
れぞれのための多重化（読出）及び逆多重化（書込）制
御手段を具えている。バッファ80,82の出力信号及び、
逆多重化制御手段85,86,88,90のAND入力端子AIN,BINに
選択的に送ることによって得られるこれらの反転値によ
り、ワン・アウト・オブ・フォー・プレデコーディング
が可能となる。
れぞれのための多重化（読出）及び逆多重化（書込）制
御手段を具えている。バッファ80,82の出力信号及び、
逆多重化制御手段85,86,88,90のAND入力端子AIN,BINに
選択的に送ることによって得られるこれらの反転値によ
り、ワン・アウト・オブ・フォー・プレデコーディング
が可能となる。
読出動作の間、Ｐ型センス増幅器SEBの制御信号によ
ってすべてのセンス増幅器KPPSAMP70が直接能動化され
るとともに、信号SEBをもまた受信するコントローラ85
〜90の出力選択信号対SEL（0:3）,SEPB（0:3）のそれぞ
れの対によって４者択一が行われる。後で説明するが第
５図のトレース128のローレベルへ向かうことで示され
ているように、後者の信号によっていかなる読出アドレ
スであっても、最後のデータビットが能動化するよう効
果的に制御する。一方、選択信号SEPB（0:3）によって
Ｐ型センス増幅器70の後段回路を制御し、電流ミラー回
路の電流を調節する。一方、信号SEL（0:3）遅延は１ゲ
ート遅延よりも少なく、信号SEPB（0:3）が届く依然
に、CMOS結合の能動化されるべき部分に電流が流れる。
書込動作の間、バッファ76からデータ信号TTLDINは４つ
の書込ディレイバッファ86のうちの１つに選択的に転送
されるとともに、センス増幅器を不能化する。
ってすべてのセンス増幅器KPPSAMP70が直接能動化され
るとともに、信号SEBをもまた受信するコントローラ85
〜90の出力選択信号対SEL（0:3）,SEPB（0:3）のそれぞ
れの対によって４者択一が行われる。後で説明するが第
５図のトレース128のローレベルへ向かうことで示され
ているように、後者の信号によっていかなる読出アドレ
スであっても、最後のデータビットが能動化するよう効
果的に制御する。一方、選択信号SEPB（0:3）によって
Ｐ型センス増幅器70の後段回路を制御し、電流ミラー回
路の電流を調節する。一方、信号SEL（0:3）遅延は１ゲ
ート遅延よりも少なく、信号SEPB（0:3）が届く依然
に、CMOS結合の能動化されるべき部分に電流が流れる。
書込動作の間、バッファ76からデータ信号TTLDINは４つ
の書込ディレイバッファ86のうちの１つに選択的に転送
されるとともに、センス増幅器を不能化する。
また、第３図は、X4構造のサブシステムと同一の構造
を示している。実際に、回路及びこれらの相対的な配置
は第４図と同一であるが、これらの金属相互接続パター
ンが変化する。開示されたスタティックラムを製造する
には11個のマスクを連続的に応用することが必要であ
り、この11個のうちの２個をそれぞれの金属相互接続パ
ターン回路に用いる。最新の金属パターンだけは、使用
される技術でX4構造からX1構造にするために、又はその
逆のために充電が必要である。第２図と第３図とは、単
に２つの金属相互接続パターンマスクのうちの１つを取
り替え、相違しているにすぎない。ところで、読取動作
の間、センス増幅器70は、同じ入力信号を受信するとと
もに、双方向ボンドパッドTTLIO1にTTLレベル出力信号
を出力するバッファ74Aに送信する。他のデータビット
読出RBT（1:3）に対しても同様に準備する。センス増幅
器は、それぞれ２つの同一の制御入力信号を入力端子SE
Bから受信するとともに、各々独立であるも、コントロ
ーラブロック85〜90からの信号SELによって同時に制御
される。実際、電圧VSSを入力端子AIN,BINに送ることで
得られる信号SELによる制御は、継続的に休止状態とな
る。従って、SEL出力信号によって、関連するセンス増
幅器は能動化される。これらの出力信号SEPBOは信号SEB
と相互に結合される。ブロック85〜90で示した相互接続
の理由は、機能的には説明できないが、ある金属パター
ンを他よりも容易に利用できるようにした設計システム
によって、その相互接続を容易に行いうるからである。
上述したことにさらに付け加えると、出力バッファ72,7
4−Ｃは出力イネーブル信号OEBによる完全に並列的な動
作で制御される。上述したように、テスト制御信号TOEN
L,TDATABを示す。ブロック76,78,80,82は、第２図と全
く同一の方法で制御されるが、これらのブロックすべて
を相互接続点TTLI（01〜04）にそれぞれ接続している点
で相違している。しかし、第２図と対比すると、これら
のブロック７の出力信号すべてがそれぞれの遅延バッフ
ァ84,83に送られる。
を示している。実際に、回路及びこれらの相対的な配置
は第４図と同一であるが、これらの金属相互接続パター
ンが変化する。開示されたスタティックラムを製造する
には11個のマスクを連続的に応用することが必要であ
り、この11個のうちの２個をそれぞれの金属相互接続パ
ターン回路に用いる。最新の金属パターンだけは、使用
される技術でX4構造からX1構造にするために、又はその
逆のために充電が必要である。第２図と第３図とは、単
に２つの金属相互接続パターンマスクのうちの１つを取
り替え、相違しているにすぎない。ところで、読取動作
の間、センス増幅器70は、同じ入力信号を受信するとと
もに、双方向ボンドパッドTTLIO1にTTLレベル出力信号
を出力するバッファ74Aに送信する。他のデータビット
読出RBT（1:3）に対しても同様に準備する。センス増幅
器は、それぞれ２つの同一の制御入力信号を入力端子SE
Bから受信するとともに、各々独立であるも、コントロ
ーラブロック85〜90からの信号SELによって同時に制御
される。実際、電圧VSSを入力端子AIN,BINに送ることで
得られる信号SELによる制御は、継続的に休止状態とな
る。従って、SEL出力信号によって、関連するセンス増
幅器は能動化される。これらの出力信号SEPBOは信号SEB
と相互に結合される。ブロック85〜90で示した相互接続
の理由は、機能的には説明できないが、ある金属パター
ンを他よりも容易に利用できるようにした設計システム
によって、その相互接続を容易に行いうるからである。
上述したことにさらに付け加えると、出力バッファ72,7
4−Ｃは出力イネーブル信号OEBによる完全に並列的な動
作で制御される。上述したように、テスト制御信号TOEN
L,TDATABを示す。ブロック76,78,80,82は、第２図と全
く同一の方法で制御されるが、これらのブロックすべて
を相互接続点TTLI（01〜04）にそれぞれ接続している点
で相違している。しかし、第２図と対比すると、これら
のブロック７の出力信号すべてがそれぞれの遅延バッフ
ァ84,83に送られる。
第４図は、特に第２図の構造で用いるための本発明に
基づき変形された回路装置を示している。特に、センス
増幅器70A〜70Cは、第２図の素子70と対応させて示され
ている。これらの増幅器は、信号SEBによって自身制御
されるブロック100と、信号AYM0,AYM1として記号的に示
されたバッファ80,82からの出力信号とで制御される。
それぞれのセンス増幅器からの反転データ出力▲▼
及び非反転データ出力RBの両方を、２つのワイヤードOR
構成のうちの一方におけるラッチ102の関係する入力端
子に加える。ラッチ102の出力端子を、２つのNANDゲー
ト104,106における出力イネーブルである反応する多重
出力及び制御信号OEと結合する。この制御信号OEによっ
て、トランジスタ108,110,112及びインバータ114を具え
る出力回路を駆動する。直列に結合されたトランジスタ
対108,112の一方を導通とするとともに、他方を遮断す
る。付加的な直列トランジスタ107及び110とによって、
ホット電子ストレス問題を緩和する。ある技術において
は、これらのトランジスタを設ける必要はない。トラン
ジスタ108と反対の導電型であるトランジスタ110によっ
て、切り替え時間はさらに低減される。
基づき変形された回路装置を示している。特に、センス
増幅器70A〜70Cは、第２図の素子70と対応させて示され
ている。これらの増幅器は、信号SEBによって自身制御
されるブロック100と、信号AYM0,AYM1として記号的に示
されたバッファ80,82からの出力信号とで制御される。
それぞれのセンス増幅器からの反転データ出力▲▼
及び非反転データ出力RBの両方を、２つのワイヤードOR
構成のうちの一方におけるラッチ102の関係する入力端
子に加える。ラッチ102の出力端子を、２つのNANDゲー
ト104,106における出力イネーブルである反応する多重
出力及び制御信号OEと結合する。この制御信号OEによっ
て、トランジスタ108,110,112及びインバータ114を具え
る出力回路を駆動する。直列に結合されたトランジスタ
対108,112の一方を導通とするとともに、他方を遮断す
る。付加的な直列トランジスタ107及び110とによって、
ホット電子ストレス問題を緩和する。ある技術において
は、これらのトランジスタを設ける必要はない。トラン
ジスタ108と反対の導電型であるトランジスタ110によっ
て、切り替え時間はさらに低減される。
これらの代わりにセンス増幅器をそれぞれ個別のラッ
チ回路に追従させることが解決できる。この構成では、
センス増幅器が同時に能動となるも、選択信号によって
ｎ個（ここではｎ＝４）のラッチそれぞれが連続的に能
動となる。さらにわずかに変更を加えた回路を作成しう
る。
チ回路に追従させることが解決できる。この構成では、
センス増幅器が同時に能動となるも、選択信号によって
ｎ個（ここではｎ＝４）のラッチそれぞれが連続的に能
動となる。さらにわずかに変更を加えた回路を作成しう
る。
第５図は、第２図，第４図の回路装置に関する複数ア
ドレスページモードを示すタイミング図である。これら
第２図，第４図と対比して、単一アドレスページ又は単
一アドレスニブルモードは、アドレスを与え、並列的に
複数のビットにアクセスし、これらのデータビット又は
さらにこれに続くビットの中からビットを選択するとと
もに、最後のデータビットを選択後、次の読出アドレス
を与えることからなっている。任意順序のシーケンスに
より、これらのデータビットを選択できる。このように
アクセスされたすべてのデータビットを選択する必要は
ない。連続するアドレス位置との関係で同様に選択する
こともできるが、原理的には、同じように選択する必要
はない。選択されたデータビットの数もまた、連続する
アドレス位置との関連で非統一である。このような選択
方法を、読出アドレス毎の単一データビットに適用する
こともできる。ところで、アクセス・ディレイのため
に、単一アドレス選択シーケンスの間の連続するビット
間の時間は、メモリ出力端子に生じる特定のアドレスで
選択された最終ビットと、このように生じる連続する次
のアドレスの第１ビットの間隔よりも、従来実質的に短
い。この間隔の長さに問題があるが、この問題はメモリ
の平均アクセススピードを改善するための本発明によっ
て緩和される。
ドレスページモードを示すタイミング図である。これら
第２図，第４図と対比して、単一アドレスページ又は単
一アドレスニブルモードは、アドレスを与え、並列的に
複数のビットにアクセスし、これらのデータビット又は
さらにこれに続くビットの中からビットを選択するとと
もに、最後のデータビットを選択後、次の読出アドレス
を与えることからなっている。任意順序のシーケンスに
より、これらのデータビットを選択できる。このように
アクセスされたすべてのデータビットを選択する必要は
ない。連続するアドレス位置との関係で同様に選択する
こともできるが、原理的には、同じように選択する必要
はない。選択されたデータビットの数もまた、連続する
アドレス位置との関連で非統一である。このような選択
方法を、読出アドレス毎の単一データビットに適用する
こともできる。ところで、アクセス・ディレイのため
に、単一アドレス選択シーケンスの間の連続するビット
間の時間は、メモリ出力端子に生じる特定のアドレスで
選択された最終ビットと、このように生じる連続する次
のアドレスの第１ビットの間隔よりも、従来実質的に短
い。この間隔の長さに問題があるが、この問題はメモリ
の平均アクセススピードを改善するための本発明によっ
て緩和される。
第５図のタイミング図において、トレース120は、メ
モリを効果的に用いることのできるメモリアドレスを示
している。始めトレース120はアドレスA0にあり、その
後、アドレスA1に変化する。遷移傾斜を理想化し、標準
寸法とした。このように用いられたアドレスのうち、X,
Z及びＭアドレスビットの結合は32セルを選択する。BIT
（０…３）による読出モードにおける４データビットの
完全なグループである第５図では、このようなセルのグ
ループのうち、ビットYP（0:2）は４つのセルを選択
し、選択信号YM（0:1）を選択的に応用することによっ
て、４つのデータビットをアクセスすることができる。
トレース122は、第１図の素子56又は、第２図の素子80,
82又は、第４図の素子100に供給されるビット選択信号Y
M（0:1）を示している。トレース120におけるアドレス
の遷移は、トレース122における選択信号の遷移のいず
れか一つ、特に旧アドレスA0に属する最後の一つと一致
している。図示されているように、この旧アドレスで実
際に選択されたデータビットの数とは無関係に、旧アド
レスA0に属する最後の一つはデータビットBIT3である
が、他のいかなるビットも同様に用いることができる。
上述の一致によって、相互作用が減少する。アドレス
は、全16アドレスビット中のビットＸ（0:6）,YP（0:
2）,Z（0:3）,M（0:1）を具えている。従って、データ
ビットBIT3を選択する際、次のアドレスA1の影響を受け
る。ビットYM（0:1）と等価な信号を必要とせず、マル
チアドレスページモード又はクロスアドレスニブルモー
ドが可能であった。従来、このような等価のパルスには
二重の意味がある。まず第１に、この等価パルスにより
書込回復時間Twrを特定するための大きなマージンが与
えられる。第２に、この等価パルスにより高速アクセス
のための十分な幅のデータ通路をリセットする。電気的
なレベルでの解決は、第６図，第７図と関連させて後に
説明する。ところで、YMセクションと等価でないため、
アドレスに変化がなくても、第２図のＰ型チャンネル増
幅器70の入力端子に生じるいかなる他のデータビット
（この場合３個まで）をも読み出すことが必要である。
このことは、記号的に第５図のトレース126に示されて
いる。このトレース126は、これら４つの増幅器の入力
端子におけるデータビットRB/▲▼を示している。
原理的には、このようにして得られたこれらのデータビ
ットはかなり長い時間、すなわち、第５図の時間わく
（10〜100nsec）あるいは、それ以上、有効である。結
果的に、制御信号SEPB及び符号化された選択信号SEL/SE
PB（0:3）を用い、高出力インピーダンス状態（いわゆ
る３位置）において４つのセンス増幅器のうち３つを保
持するとともに、これら４つのセンス増幅器70からの任
意に選択された第４番目の増幅器のみを選択的に能動化
することができる。第５図においてトレース128は、ト
レース122で示した選択との関連で多少遅延のある、セ
ンス増幅器70の出力端子におけるそれぞれのデータビッ
トを示している。トレース130は、各データビットが第
２図の出力バッファ72の出力端子に生じる以前に、多少
の遅延が生じることを示している。トレース124は、ア
ドレス変移検出器の記号化された出力信号ATDを示して
いる。この信号は、前述した信号SEBに対応する。図示
されていない検出器からのこの信号は、トレース120に
おけるアドレスA0とA1との間の転換から生じる。特に、
第２図における入力端子において、このパルスは、、例
えば不能にすることでセンス増幅器をリセットする。実
際上、このためにトレース128でのデータビットBIT3の
有効持続時間がかなり短くなる。データビット３の信号
のこの非対称特性を拡大するが、出力バッファリングラ
ッチにより再び多重アドレスページモード又は交差アド
レスニブルモードが実現する。この改良を２つの方法で
説明することができる。まず第１に、連続するアドレス
ロケーション中のデータをアクセスするために、同時に
より多くのデータを利用できるようにする。例えば、４
ビットニブルを読み出しするためには、従来の技術によ
る約４＋１と比較して、４ビットだけを分離する必要が
ある。ユーザ同期レベルにおいては、高速ですべてのビ
ットが互いに連続しており、さらに有利である。従来の
技術では、次のアドレスに変移することで事実上この高
速性が損なわれてしまう。固定動作シーケンスであるユ
ーザ装置において、このことは低速に設定することとの
関係があった。この見地より、２つの要因によって速度
が改善される。
モリを効果的に用いることのできるメモリアドレスを示
している。始めトレース120はアドレスA0にあり、その
後、アドレスA1に変化する。遷移傾斜を理想化し、標準
寸法とした。このように用いられたアドレスのうち、X,
Z及びＭアドレスビットの結合は32セルを選択する。BIT
（０…３）による読出モードにおける４データビットの
完全なグループである第５図では、このようなセルのグ
ループのうち、ビットYP（0:2）は４つのセルを選択
し、選択信号YM（0:1）を選択的に応用することによっ
て、４つのデータビットをアクセスすることができる。
トレース122は、第１図の素子56又は、第２図の素子80,
82又は、第４図の素子100に供給されるビット選択信号Y
M（0:1）を示している。トレース120におけるアドレス
の遷移は、トレース122における選択信号の遷移のいず
れか一つ、特に旧アドレスA0に属する最後の一つと一致
している。図示されているように、この旧アドレスで実
際に選択されたデータビットの数とは無関係に、旧アド
レスA0に属する最後の一つはデータビットBIT3である
が、他のいかなるビットも同様に用いることができる。
上述の一致によって、相互作用が減少する。アドレス
は、全16アドレスビット中のビットＸ（0:6）,YP（0:
2）,Z（0:3）,M（0:1）を具えている。従って、データ
ビットBIT3を選択する際、次のアドレスA1の影響を受け
る。ビットYM（0:1）と等価な信号を必要とせず、マル
チアドレスページモード又はクロスアドレスニブルモー
ドが可能であった。従来、このような等価のパルスには
二重の意味がある。まず第１に、この等価パルスにより
書込回復時間Twrを特定するための大きなマージンが与
えられる。第２に、この等価パルスにより高速アクセス
のための十分な幅のデータ通路をリセットする。電気的
なレベルでの解決は、第６図，第７図と関連させて後に
説明する。ところで、YMセクションと等価でないため、
アドレスに変化がなくても、第２図のＰ型チャンネル増
幅器70の入力端子に生じるいかなる他のデータビット
（この場合３個まで）をも読み出すことが必要である。
このことは、記号的に第５図のトレース126に示されて
いる。このトレース126は、これら４つの増幅器の入力
端子におけるデータビットRB/▲▼を示している。
原理的には、このようにして得られたこれらのデータビ
ットはかなり長い時間、すなわち、第５図の時間わく
（10〜100nsec）あるいは、それ以上、有効である。結
果的に、制御信号SEPB及び符号化された選択信号SEL/SE
PB（0:3）を用い、高出力インピーダンス状態（いわゆ
る３位置）において４つのセンス増幅器のうち３つを保
持するとともに、これら４つのセンス増幅器70からの任
意に選択された第４番目の増幅器のみを選択的に能動化
することができる。第５図においてトレース128は、ト
レース122で示した選択との関連で多少遅延のある、セ
ンス増幅器70の出力端子におけるそれぞれのデータビッ
トを示している。トレース130は、各データビットが第
２図の出力バッファ72の出力端子に生じる以前に、多少
の遅延が生じることを示している。トレース124は、ア
ドレス変移検出器の記号化された出力信号ATDを示して
いる。この信号は、前述した信号SEBに対応する。図示
されていない検出器からのこの信号は、トレース120に
おけるアドレスA0とA1との間の転換から生じる。特に、
第２図における入力端子において、このパルスは、、例
えば不能にすることでセンス増幅器をリセットする。実
際上、このためにトレース128でのデータビットBIT3の
有効持続時間がかなり短くなる。データビット３の信号
のこの非対称特性を拡大するが、出力バッファリングラ
ッチにより再び多重アドレスページモード又は交差アド
レスニブルモードが実現する。この改良を２つの方法で
説明することができる。まず第１に、連続するアドレス
ロケーション中のデータをアクセスするために、同時に
より多くのデータを利用できるようにする。例えば、４
ビットニブルを読み出しするためには、従来の技術によ
る約４＋１と比較して、４ビットだけを分離する必要が
ある。ユーザ同期レベルにおいては、高速ですべてのビ
ットが互いに連続しており、さらに有利である。従来の
技術では、次のアドレスに変移することで事実上この高
速性が損なわれてしまう。固定動作シーケンスであるユ
ーザ装置において、このことは低速に設定することとの
関係があった。この見地より、２つの要因によって速度
が改善される。
書込モードにおいて、第２図に示すブロック86は、第
６図に示したようなリセット可能なデータ遅延チェーン
回路を具えている。これを用いることで、書込動作の終
了前にYM（第５図のトレース122）の選択が変化する場
合、等価パルスが発生したかのように、書き込まれるべ
き次のデータを同じ時間だけ遅らせる。
６図に示したようなリセット可能なデータ遅延チェーン
回路を具えている。これを用いることで、書込動作の終
了前にYM（第５図のトレース122）の選択が変化する場
合、等価パルスが発生したかのように、書き込まれるべ
き次のデータを同じ時間だけ遅らせる。
第６図は、リセット可能なデータ入力遅延バッファを
例示的に示している。これは、第２図の回路中のブロッ
ク76、またさらには第３図の回路中のブロック76,78,8
0,82のいずれかに用いるためのものである。書込サイク
ルから読出サイクルへの変移における一般的構成の背景
として、正確な動作のため種々のマージン遅延を維持し
なければならない。まず第１に正確な書き込みを補償す
るためには、入力データが得られてから書込イネーブル
信号（セットアップマージン）が終了するまでの時間を
最小にする必要がある。第２に、書込イネーブル信号が
終了してからデータ入力が次に変化するまでの時間（保
持時間）を最小にする必要があり、次のデータを旧アド
レスに書き込まない。シーケンスに書込サイクルが続く
場合、この保持時間は必要ではない。書込サイクルが連
続的な場合、ビットラインを適切な位置にロードしなけ
ればならないという問題がある。特に、このことは、隣
接のビットラインに関して側方コンデンサをロードする
ことを伴う。特に、２つの連続する書込動作が反対の符
号値を伴う場合、特定のデータラインに関してクーロン
ロードが高いことを必要とする。しかしながら、２つの
連続する書込動作を常に予備充電で分離する場合には、
最悪のクーロンロードを２等分する。すなわち、このこ
とは、電流の大きさを半分にすること又は、ローティン
グ時間を半分にすること又は、途中である交換をするこ
とのいずれかを意味する。ところで、一般的に実行する
ためには、書込イネーブル制御信号が要求され、アドレ
スが変移する前に能動化される。しかしながら、後述す
る回路を用いることによって、一種のダミー書込動作を
実行する。すなわち、多重化入力通路における予備充電
の重複によって、アドレス変移検出信号を用いる必要な
くしてアドレスが多重変化する。結果として書込イネー
ブル信号で非能動化する必要なくして、与えられたアド
レス又はデータは、変化しうる。
例示的に示している。これは、第２図の回路中のブロッ
ク76、またさらには第３図の回路中のブロック76,78,8
0,82のいずれかに用いるためのものである。書込サイク
ルから読出サイクルへの変移における一般的構成の背景
として、正確な動作のため種々のマージン遅延を維持し
なければならない。まず第１に正確な書き込みを補償す
るためには、入力データが得られてから書込イネーブル
信号（セットアップマージン）が終了するまでの時間を
最小にする必要がある。第２に、書込イネーブル信号が
終了してからデータ入力が次に変化するまでの時間（保
持時間）を最小にする必要があり、次のデータを旧アド
レスに書き込まない。シーケンスに書込サイクルが続く
場合、この保持時間は必要ではない。書込サイクルが連
続的な場合、ビットラインを適切な位置にロードしなけ
ればならないという問題がある。特に、このことは、隣
接のビットラインに関して側方コンデンサをロードする
ことを伴う。特に、２つの連続する書込動作が反対の符
号値を伴う場合、特定のデータラインに関してクーロン
ロードが高いことを必要とする。しかしながら、２つの
連続する書込動作を常に予備充電で分離する場合には、
最悪のクーロンロードを２等分する。すなわち、このこ
とは、電流の大きさを半分にすること又は、ローティン
グ時間を半分にすること又は、途中である交換をするこ
とのいずれかを意味する。ところで、一般的に実行する
ためには、書込イネーブル制御信号が要求され、アドレ
スが変移する前に能動化される。しかしながら、後述す
る回路を用いることによって、一種のダミー書込動作を
実行する。すなわち、多重化入力通路における予備充電
の重複によって、アドレス変移検出信号を用いる必要な
くしてアドレスが多重変化する。結果として書込イネー
ブル信号で非能動化する必要なくして、与えられたアド
レス又はデータは、変化しうる。
ところで、特に第６図は、各データ入力チャンネルに
おけるそれぞれのブロック86で用いられるべき回路をさ
らに詳細に示す図である。ブロック140は第２図のブロ
ック76に対応するとともに、それ故、電気的にはブロッ
ク78,80,82にもまた対応する。ブロック140は、必ずし
も必要でないがTTL値を有するデータ入力信号INPUTを入
力端子142で受信するとともに、制御信号WEDINを入力端
子144で受信する。信号WEDINは、機能的には書込イネー
ブルバッファ信号と、チップイネーブル制御信号とのAN
Dをとった信号である。簡単のため、信号WEDINの発生に
ついては図示していない。ブロック140の特徴は既知で
あるので、これ以上の説明は行わない。相互に反転され
た出力データ信号が２つのリセット可能なデータ遅延チ
ェーンの各々に出力される。これらのチェーン各々は、
８個の素子を有している。この素子は、それぞれ図示さ
れているような、カスコードインバータ又はカスコード
接続された２入力NANDゲートである。カスコード接続
は、特に製造工程に用いる。すなわち、カスコード接続
によってホット電子ストレス問題が緩和される。他の技
術又は工程においては、このようなカスコード接続は必
要とされない。ところで、利用されている特殊な工程に
おける用いられた素子各々において、Ｐ型トランジスタ
の長さは１ミクロンであり、ｎ型トランジスタでは0.9
ミクロンである。各インバータにおいて、トップトラン
ジスタ，カスコードトランジスタ及びボトムトランジス
タの幅をミクロン単位で順番に表示している。NANDゲー
トにおいては、もちろんのこと各入力端子にトップトラ
ンジスタ及びボトムトランジスタが接続されており、こ
れらのことは、CMOSですべて実現される。また、利用さ
れている工程において、カスコード接続を設けることが
得策であることがわかった。さらに、種々の方形MOSト
ランジスタを用い、図示されているようなミクロン単位
の寸法とし、種々の遅延素子パーツを各々作成する。
おけるそれぞれのブロック86で用いられるべき回路をさ
らに詳細に示す図である。ブロック140は第２図のブロ
ック76に対応するとともに、それ故、電気的にはブロッ
ク78,80,82にもまた対応する。ブロック140は、必ずし
も必要でないがTTL値を有するデータ入力信号INPUTを入
力端子142で受信するとともに、制御信号WEDINを入力端
子144で受信する。信号WEDINは、機能的には書込イネー
ブルバッファ信号と、チップイネーブル制御信号とのAN
Dをとった信号である。簡単のため、信号WEDINの発生に
ついては図示していない。ブロック140の特徴は既知で
あるので、これ以上の説明は行わない。相互に反転され
た出力データ信号が２つのリセット可能なデータ遅延チ
ェーンの各々に出力される。これらのチェーン各々は、
８個の素子を有している。この素子は、それぞれ図示さ
れているような、カスコードインバータ又はカスコード
接続された２入力NANDゲートである。カスコード接続
は、特に製造工程に用いる。すなわち、カスコード接続
によってホット電子ストレス問題が緩和される。他の技
術又は工程においては、このようなカスコード接続は必
要とされない。ところで、利用されている特殊な工程に
おける用いられた素子各々において、Ｐ型トランジスタ
の長さは１ミクロンであり、ｎ型トランジスタでは0.9
ミクロンである。各インバータにおいて、トップトラン
ジスタ，カスコードトランジスタ及びボトムトランジス
タの幅をミクロン単位で順番に表示している。NANDゲー
トにおいては、もちろんのこと各入力端子にトップトラ
ンジスタ及びボトムトランジスタが接続されており、こ
れらのことは、CMOSですべて実現される。また、利用さ
れている工程において、カスコード接続を設けることが
得策であることがわかった。さらに、種々の方形MOSト
ランジスタを用い、図示されているようなミクロン単位
の寸法とし、種々の遅延素子パーツを各々作成する。
遅延バッファ中のデータを、単独でスタティックRAM
中に組み込み、周囲は低温（＝０℃）であり、TTL電圧
が5.5ボルトの場合にTdh（データ保持）であるタイミン
グ仕様と、高い動作温度（70℃）,TTL電圧が通常4.5ボ
ルトに減少する場合にTdv（データ確認）であるタイミ
ング仕様との間の関係を十分なものとしている。変更例
として、低温環境でTdhである必須マージンを提供しう
るインバータ遅延を具えるバッファを作成することが提
案された。従って、この遅延には、ゼロnsと明記されて
いる仕様が必要なタイミングマージンが設けられてい
る。しかし、遅延があまりにも長くなりすぎる場合に
は、高温環境でTdvである他の書き込みは仕様を侵し始
めるようになる。このように特定された２つの時間間隔
の組み合わせを、高速スタティックRAMのアクセス時間
が20ns以下となるようにするのは困難である。その理由
はすべてのタイミング間隔が均整のとれたものとなって
いるからである。図示された遅延バッファで解決を図っ
た。さらに、各遅延チェーンにわずかに一つの通路を設
けるのではな２つの通路を設けることで、新しいデータ
を得る前に旧データを放出するよう遅延通路を構成し
た。このことによって、セルに伝達される電流データが
瞬間的に止まり、ビットラインが信頼できる書き込み状
態へと戻る。これにより、Tdhにおいて大きな改善がな
される。その理由は、等価パルスが書込終了時に得られ
ない場合、ローカル書込ドライバが駆動されないからで
ある。従って、TdhとTdvの双方に関してさらにオーバー
オールマージンを実現できる。通常、電流書込動作を止
めるために、高速書込終了ディゼーブル信号が書込ドラ
イバ又は通過装置に送られる。
中に組み込み、周囲は低温（＝０℃）であり、TTL電圧
が5.5ボルトの場合にTdh（データ保持）であるタイミン
グ仕様と、高い動作温度（70℃）,TTL電圧が通常4.5ボ
ルトに減少する場合にTdv（データ確認）であるタイミ
ング仕様との間の関係を十分なものとしている。変更例
として、低温環境でTdhである必須マージンを提供しう
るインバータ遅延を具えるバッファを作成することが提
案された。従って、この遅延には、ゼロnsと明記されて
いる仕様が必要なタイミングマージンが設けられてい
る。しかし、遅延があまりにも長くなりすぎる場合に
は、高温環境でTdvである他の書き込みは仕様を侵し始
めるようになる。このように特定された２つの時間間隔
の組み合わせを、高速スタティックRAMのアクセス時間
が20ns以下となるようにするのは困難である。その理由
はすべてのタイミング間隔が均整のとれたものとなって
いるからである。図示された遅延バッファで解決を図っ
た。さらに、各遅延チェーンにわずかに一つの通路を設
けるのではな２つの通路を設けることで、新しいデータ
を得る前に旧データを放出するよう遅延通路を構成し
た。このことによって、セルに伝達される電流データが
瞬間的に止まり、ビットラインが信頼できる書き込み状
態へと戻る。これにより、Tdhにおいて大きな改善がな
される。その理由は、等価パルスが書込終了時に得られ
ない場合、ローカル書込ドライバが駆動されないからで
ある。従って、TdhとTdvの双方に関してさらにオーバー
オールマージンを実現できる。通常、電流書込動作を止
めるために、高速書込終了ディゼーブル信号が書込ドラ
イバ又は通過装置に送られる。
この回路において、チップが書込モードでない場合、
図示されたノードN1及びN2は、０′Ｓを出力するアドレ
スバッファ140によって駆動される。従来、データ遅延
バッファによって、出力端子DIN164及びDINB166の双方
に高論理状態（１）と、能動状態とが同時に生じること
はなかった。この特徴は、以下によって達成される。
図示されたノードN1及びN2は、０′Ｓを出力するアドレ
スバッファ140によって駆動される。従来、データ遅延
バッファによって、出力端子DIN164及びDINB166の双方
に高論理状態（１）と、能動状態とが同時に生じること
はなかった。この特徴は、以下によって達成される。
ａ）接続前に遮断するのに用いられる交差結合NANDゲー
ト（146,148）（交差結合NORゲートで変更しうること明
らかである） ｂ）及び、新たなアクティブデータが能動化される以前
に、旧アクティブデータが低論理状態（０）となるよう
になっている交差結合NANDゲート（１）。
ト（146,148）（交差結合NORゲートで変更しうること明
らかである） ｂ）及び、新たなアクティブデータが能動化される以前
に、旧アクティブデータが低論理状態（０）となるよう
になっている交差結合NANDゲート（１）。
詳細な回路の段階では、交差結合NANDゲートの146,14
8によって、主バッファリング機能が形成される。すな
わち、奇数インバータ/NANDシーケンス150/152,154/156
によって、交流回路中のVDD及びグランドの双方へMOSコ
ンデンサによる重要な遅延が与えられる。幾何学的に寸
法を上昇させ、他のインバータの２つのシーケンスによ
って、出力バッファ158,160,162を構成する。直列イン
バータ対の付加／削除によって、これに関連する時間遅
れが自然に増加／減少する。各パラレルチェーンにおい
てインバータを付加／削除することによって、符号が反
転するとともに、原理的にはDIN/DINB信号が切り替わる
であろう。さらに、例えば交差結合ゲート対を再び具
え、インバータに直接追従させることによって、正確な
測定を行うと、信号DIN/DINBは決して同時に１にならな
いはずである。一方、同様に154＋156のような直列部品
の対によってチェーンを延ばすことができる。
8によって、主バッファリング機能が形成される。すな
わち、奇数インバータ/NANDシーケンス150/152,154/156
によって、交流回路中のVDD及びグランドの双方へMOSコ
ンデンサによる重要な遅延が与えられる。幾何学的に寸
法を上昇させ、他のインバータの２つのシーケンスによ
って、出力バッファ158,160,162を構成する。直列イン
バータ対の付加／削除によって、これに関連する時間遅
れが自然に増加／減少する。各パラレルチェーンにおい
てインバータを付加／削除することによって、符号が反
転するとともに、原理的にはDIN/DINB信号が切り替わる
であろう。さらに、例えば交差結合ゲート対を再び具
え、インバータに直接追従させることによって、正確な
測定を行うと、信号DIN/DINBは決して同時に１にならな
いはずである。一方、同様に154＋156のような直列部品
の対によってチェーンを延ばすことができる。
チップの入力データが変化するにつれて、先行するデ
ータが、ローカル読出／書込ブロックにおいてローカル
書込ドライバを順番に不能とする低論理状態にまずなる
ことが第７図中のCADシュミレーションの図においてわ
かる。N1とN2との非対称がアドレスバッファより生じる
のでDINとDINBとの相対的な遅れが小さくなることを図
は示している。しかし、新しいデータ（０〜１）は、入
力スイッチングに対して極めて対称的である。NANDゲー
トをチェイン中に設けDIN又はDINBのいずれかで迅速な
デセレクト低論理状態を得るとともに、VDDとGNDとに多
ゲートコンデンサを用いることで、優れたプロセス独立
遅延のためのディレイチェインを構成する。左側に、先
行のDIN/DINB（168）を示す。図は混同式である。その
理由は、実際、動作中では信号DIN/DINBの一方は以前と
して低論理状態のままだからである。２つのうちの一方
が（再び）高論理状態になる前に、DIN/DINBの双方が常
に低論理状態になることを図は示している。
ータが、ローカル読出／書込ブロックにおいてローカル
書込ドライバを順番に不能とする低論理状態にまずなる
ことが第７図中のCADシュミレーションの図においてわ
かる。N1とN2との非対称がアドレスバッファより生じる
のでDINとDINBとの相対的な遅れが小さくなることを図
は示している。しかし、新しいデータ（０〜１）は、入
力スイッチングに対して極めて対称的である。NANDゲー
トをチェイン中に設けDIN又はDINBのいずれかで迅速な
デセレクト低論理状態を得るとともに、VDDとGNDとに多
ゲートコンデンサを用いることで、優れたプロセス独立
遅延のためのディレイチェインを構成する。左側に、先
行のDIN/DINB（168）を示す。図は混同式である。その
理由は、実際、動作中では信号DIN/DINBの一方は以前と
して低論理状態のままだからである。２つのうちの一方
が（再び）高論理状態になる前に、DIN/DINBの双方が常
に低論理状態になることを図は示している。
第１図は、64K×４メモリを示す機能的なブロック図、 第２図は、X1構造の64K×４メモリのサブシステムを示
すブロック図、 第３図はX4構造の64K×４メモリの変形サブシステムを
示すブロック図、 第４図は、X1構造で用いられる変形出力装置を示すブロ
ック図、 第５図は、多重アドレスページモードを示すタイミング
図、 第６図は、リセット可能なデータ入力ディレイバッファ
を示すブロック図、 第７図は、データ入力ディレイバッファのタイミング図
である。 20……64Kメモリセルマトリックス 22……ブロックデコーダ 24……ブロック冗長度 26……行デコーダ 28……給電素子 30……書込回路 32……Ｙイネーブルドライバ 34……ブロック選択イネーブルドライバ 36……YPデコーダ 38……ブロック選択プレデコーダ 40……行プレデコーダ 42……ブロックイネーブルドライバ 44……制御デコーダ 46……パワーレギュレータ 48……テストデコーダ 50……テストモードセッタブロック 56……Ｙ多重制御装置 70,70−A,70−B,70−Ｃ……Ｐ型センサ増幅器 72,74,74−A,74−B,74−Ｃ……出力バッファ 158,160,162……出力バッファ 76……入力バッファ 78,80,82,83,84……バッファ 85,86,88,90……デマックスコントローラ 102……ラッチ 104,106……NANDゲート 108,110,112……トランジスタ 107,111……直列トランジスタ 146,148……交差結合NANDゲート 150/152……奇数インバータ/NANDシーケンス 154/156……奇数インバータ/NANDシーケンス
すブロック図、 第３図はX4構造の64K×４メモリの変形サブシステムを
示すブロック図、 第４図は、X1構造で用いられる変形出力装置を示すブロ
ック図、 第５図は、多重アドレスページモードを示すタイミング
図、 第６図は、リセット可能なデータ入力ディレイバッファ
を示すブロック図、 第７図は、データ入力ディレイバッファのタイミング図
である。 20……64Kメモリセルマトリックス 22……ブロックデコーダ 24……ブロック冗長度 26……行デコーダ 28……給電素子 30……書込回路 32……Ｙイネーブルドライバ 34……ブロック選択イネーブルドライバ 36……YPデコーダ 38……ブロック選択プレデコーダ 40……行プレデコーダ 42……ブロックイネーブルドライバ 44……制御デコーダ 46……パワーレギュレータ 48……テストデコーダ 50……テストモードセッタブロック 56……Ｙ多重制御装置 70,70−A,70−B,70−Ｃ……Ｐ型センサ増幅器 72,74,74−A,74−B,74−Ｃ……出力バッファ 158,160,162……出力バッファ 76……入力バッファ 78,80,82,83,84……バッファ 85,86,88,90……デマックスコントローラ 102……ラッチ 104,106……NANDゲート 108,110,112……トランジスタ 107,111……直列トランジスタ 146,148……交差結合NANDゲート 150/152……奇数インバータ/NANDシーケンス 154/156……奇数インバータ/NANDシーケンス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41
Claims (7)
- 【請求項１】第１読出制御信号に関連する第１読出アド
レスの制御の下で、ｎ個のデータビットを、各々の内部
バスラインに各々結合されているｎ個の出力センサ素子
の配列へとパラレルに伝達するための、３より大なる複
数のこれら内部バスラインと、 前記第１読出アドレスと関連する連続的な選択信号の制
御の下で、前記ｎ個の出力センサ素子から複数ビット選
択したデータビットを、多重出力端子に連続的に伝送す
るために、前記ｎ個のセンス素子にパラレルに結合され
ている多重化手段と、 当該選択されたデータビットのいずれも一時的にバッフ
ァリング処理するために、前記多重出力端子に結合され
ているバッファリング手段と、 を有するスタティックランダムアクセスメモリにおい
て、 前記第１読出アドレスに関して供給される最新の選択信
号をディゼーブルする前に第２読出アドレスの使用を可
能とすることを特徴とするスタティックランダムアクセ
スメモリ。 - 【請求項２】請求項１に記載のメモリにおいて、前記バ
ッファリング手段がラッチであることを特徴とするメモ
リ。 - 【請求項３】請求項１又は２に記載のメモリにおいて、
前記各内部バスラインは、各データ保持ノードを意味
し、 前記メモリはさらに、前記第１読出アドレスと前記第２
読出アドレスとの間の変移を検出し前記データ保持ノー
ドをディゼーブルするディゼーブル信号を発生するため
のアドレス変移検出手段を具備し、 前記バッファリング手段は、前記選択信号を修正するた
めに標準繰り返し時間に略対応する間隔だけここにバッ
ファ入力されたどのデータビットも遅らせるための遅延
を意味する、 ことを特徴とするメモリ。 - 【請求項４】請求項1,2又は３に記載のメモリにおい
て、１ビット幅データ入力入端子を備えるリセット可能
書込ディレイ手段をさらに有し、 このリセット可能書込ディレイ手段は、 第２バッファリング手段と、 前記第２バッファリング手段に結合されている、交互に
配設されているインバータとゲートとの直列回路により
構成される第１シーケンス、及び前記第１シーケンスに
結合されている、複数のインバータにより構成される第
２シーケンスを特徴とする第１ディレイチェインとを有
し、 前記第２シーケンスの出力端子が、それぞれデータ書込
バスラインへ通じるｎ個のパラレルな出力端子を有する
書込デマルチプレクサへのデータ入力端子をなし、 どの前記ゲートも、前記第１シーケンスへのアクティブ
入力信号の反転であるリセット信号を受信する、 ことを特徴とするメモリ。 - 【請求項５】請求項４に記載のメモリにおいて、前記第
１ディレイチェインと同一の第２ディレイチェインを有
し、前記第１及び第２ディレイチェインへ前記第２バッ
ファリング手段から論理的に相互に反転されたデータ信
号がそれぞれに供給されることを特徴とするメモリ。 - 【請求項６】請求項５に記載のメモリにおいて、前記第
２バッファリング手段の出力端子と前記第１及び第２デ
ィレイチェインの各入力端子との間に、交差結合ゲート
対をさらに設けていることを特徴とするメモリ。 - 【請求項７】請求項６に記載のメモリにおいて、前記第
２バッファリング手段の前記出力端子から直接、前記リ
セット信号が出力されることを特徴とするメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89202740A EP0426902B1 (en) | 1989-10-30 | 1989-10-30 | Random access memory with page addressing mode |
| EP89202740.0 | 1989-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154292A JPH03154292A (ja) | 1991-07-02 |
| JP2905903B2 true JP2905903B2 (ja) | 1999-06-14 |
Family
ID=8202494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2290955A Expired - Lifetime JP2905903B2 (ja) | 1989-10-30 | 1990-10-30 | ランダムアクセスメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5245585A (ja) |
| EP (1) | EP0426902B1 (ja) |
| JP (1) | JP2905903B2 (ja) |
| DE (1) | DE68925361T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625601A (en) * | 1994-04-11 | 1997-04-29 | Mosaid Technologies Incorporated | DRAM page copy method |
| US5701270A (en) * | 1994-05-09 | 1997-12-23 | Cirrus Logic, Inc. | Single chip controller-memory device with interbank cell replacement capability and a memory architecture and methods suitble for implementing the same |
| US5473573A (en) * | 1994-05-09 | 1995-12-05 | Cirrus Logic, Inc. | Single chip controller-memory device and a memory architecture and methods suitable for implementing the same |
| JP3176228B2 (ja) * | 1994-08-23 | 2001-06-11 | シャープ株式会社 | 半導体記憶装置 |
| EP0804785A2 (en) * | 1994-12-06 | 1997-11-05 | Cirrus Logic, Inc. | Circuits, systems and methods for controlling the display of blocks of data on a display screen |
| US5581513A (en) * | 1995-04-19 | 1996-12-03 | Cirrus Logic, Inc. | Continuous page random access memory and systems and methods using the same |
| US5587665A (en) * | 1995-07-18 | 1996-12-24 | Vlsi Technology, Inc. | Testing hot carrier induced degradation to fall and rise time of CMOS inverter circuits |
| JP3531891B2 (ja) * | 1996-01-26 | 2004-05-31 | シャープ株式会社 | 半導体記憶装置 |
| US5787041A (en) * | 1996-10-01 | 1998-07-28 | Hewlett-Packard Co. | System and method for improving a random access memory (RAM) |
| US5708597A (en) * | 1996-11-20 | 1998-01-13 | Xilinx, Inc. | Structure and method for implementing a memory system having a plurality of memory blocks |
| US6181640B1 (en) * | 1997-06-24 | 2001-01-30 | Hyundai Electronics Industries Co., Ltd. | Control circuit for semiconductor memory device |
| KR100564548B1 (ko) * | 1999-05-07 | 2006-03-29 | 삼성전자주식회사 | 반도체 메모리장치의 입출력 제어용 멀티플렉서 |
| US6580359B1 (en) * | 1999-10-28 | 2003-06-17 | Analog Devices, Inc. | Selectable input buffer control system |
| US7817470B2 (en) | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586167A (en) * | 1983-01-24 | 1986-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US4567579A (en) * | 1983-07-08 | 1986-01-28 | Texas Instruments Incorporated | Dynamic memory with high speed nibble mode |
-
1989
- 1989-10-30 EP EP89202740A patent/EP0426902B1/en not_active Expired - Lifetime
- 1989-10-30 DE DE68925361T patent/DE68925361T2/de not_active Expired - Lifetime
-
1990
- 1990-10-22 US US07/604,729 patent/US5245585A/en not_active Expired - Lifetime
- 1990-10-30 JP JP2290955A patent/JP2905903B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03154292A (ja) | 1991-07-02 |
| DE68925361D1 (de) | 1996-02-15 |
| EP0426902B1 (en) | 1996-01-03 |
| EP0426902A1 (en) | 1991-05-15 |
| US5245585A (en) | 1993-09-14 |
| DE68925361T2 (de) | 1996-07-25 |
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