JPH03154292A - ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 多くの場合、高速メモリか必要である。ここでは、いか
にしてページアドレッシングを２５６ＫＸ１高速メモリ
に応用したかについて説明する。ページアドレッシング
では、メモリから情報を読出通路の最終段から取り出す
。多くの場合、出力バッファへ通じているＸ４デ一タ通
路でのＸ１構造を構成しているので、このページアドレ
ス構成に組み入れることができた。以下、その作成につ
いて説明する。種々のパラメータを変更できることもち
ろんである。

（発明の開示） 本発明は、数ある中で、特に、（但しこれに限られたこ
とではないが、）非同期ＳＲＡＭ型のランダムアクセス
メモリを提供せんとするにある。ここで、マルチブレク
スされた列の少なくとも最後のビットをバッファ処理す
る出力バッファに対して、複数の読出アクセスデータバ
スをデマルチプレクスする。この結果、前記バッファリ
ング動作の間、次のアドレスをメモリに供給し、ページ
モードが内部アドレス境界と交差できるようにしている
。

本発明の第１の例によれば、上述の目的は、第１読出ア
ドレスに関連する受信読出制御信号の制御の下で、ｎ個
のデータビットを、各々の内部バスラインで各々接続さ
れたｎ個のセンス素子の配列へとパラレルに伝達するた
めの複数（ｎ）の内部バスラインと、前記１１読出アド
レスと関連する連続選択信号の制御の下で、前記ｎ個の
データビットの中から選択された数ビットのデータビッ
トを単一アドレスページモードにおける多重出力端子に
連続的に伝達するための前記ｎ個のセンス素子がパラレ
ルに供給される多重化手段と、前記複数の選択ビットの
中から少なくとも最終ビットをバッファリング処理する
ための前記多重出力端子及び前記バッファリングと共在
し第２読出アドレスに関連する第２読出制御信号を用い
る前記メモリで構成され、前記第２読出アドレスにおけ
る少なくとも一つの他のデータビットを、前記多重化手
段へ伝達するのを制御することで、多重化アドレスペー
ジモードを達成するための少なくとも一つの関連第２選
択信号か供給されるバッファリング手段とを具えること
を特徴とする集積回路ランダムアクセスメモリを設ける
ことで実現される。

しばしばベージモ〒ドにおいては、いかなる単一マルチ
ビットワードのビット（＝アドレス位置）であっても、
均等シーケンスで読み出される。特定のアドレス位置に
おけるすべてのビットをアクセス後、次のアドレスを提
供することかでき、出力バッファの出力端子におけるア
ドレス位置のすぐ前の最終データビットを設けるととも
に、この次のアドレスにおける最初のデータビットを出
力回路へ転送する。アドレスか変化するいかなる時にお
いても、同様にスピード−アップを図ることができる。

このような特徴は、交差アドレスニブルモードを提供す
るに効果的である。

本発明の例では前記ｎ個の内部バスラインが各々のデー
タ保持ノードの代わりとなり、がっ、前記データ保持ノ
ードをディゼープリングするためのデイゼープリング信
号を出力し、前記第１読出アドレスと前記第２読出アド
レスとの間の変移を検出するために、アドレス変移検出
手段を具え、かつ、前記バッファリング手段が、バッフ
ァリング処理されたすべてのデータビットを実質的に前
記選択信号の修正のための標準繰り返し時間に対応する
間隔だけ、遅延させると特に有利である。

このようにして、マルチアドレスページモード又はクロ
スアドレスニブルモードにおけるデータビットの冗長度
が実質的に均等となり、同期ユーザシステムにとって有
利である。

本発明の他の例では、第２バッファリング手段と、この
第２バッファリング手段によって構成され、インバータ
／ゲートを交替する直列回路の第１シーケンスを特徴と
する第１ディレィチエインとを具え、インバータの前記
第１シーケンスによって構成される第２シニケンスを特
徴とする１ビット幅データ入力端子を有するリセット可
能書込ディレィ手段をさらに具え、前記第２シーケンス
の出力端子か、それぞれデータ書込バスラインへ通じる
ｎ個のパラレルな出力端子を有する書込デマルチプレク
サへのデータ入力端子と、前記第１シーケンスのアクテ
ィブ人力信号の反転であるリセット信号を受信するすべ
ての前記ゲートとを構成するとさらに有利である。

ここでは、現在のデータによってセルか瞬間的に止まる
ことを考慮するとともに、ビットラインが安全非書込状
態へ戻ることができるよう考慮する。このことによって
、いわゆる高温環境でのデータ保持時間マージンが大き
く改善される。その理由は、等価パルスか書込み終了時
に得られた場合に、ローカル書込ドライバか駆動しない
からである。従って、Ｔｄｈ及びＴｄｖ　　（データ有
効）より高温で、マージン全体を作ることかできる。通
常、高速書込終了ディゼープル信号が書込ドライバに供
給され又は装置を通過し、現在の書込動作を終了させる
。

各々２つの論理値（データ及びデータの反転値）の一方
である、２つのパラレル、かつ、リセット可能なディレ
ィラインを設けると有利である。２つのリセット可能な
ディレィラインを入力書込バッファと連結するために、
交差結合ゲート対を設けるとさらに有利である。

特に、従来の解決手段では、書込／読出サイクルがしば
しば必須であったが、現在では、このような読出サイク
ル部分は不必要であろう。その理由は、リセットを行う
ことで、ビットラインによって直接アドレス又はデータ
又はその双方を安全に変化させることができる。書込イ
ネーブル信号ＷＥを周期化していない場合、書込サイク
ルを明示することかできる。

独立クレームにおいて、さらに有利な例を列挙する。

（実施例） 第１図は、６４　ＫＸ４を示すメモリの機能的なブロッ
ク図である。ここで特に、示されているのは欠陥メモリ
列の代わりである。ヒユーズか飛ぶことによって能動化
可能なブロック冗長度２４を具えている６４にメモリセ
ルマトリックス２０と１６ある内の１つのブロックデコ
ーダ２２と、１２８ある内の１つの行デユーダ２６と、
グローバルＹセクションである８個の２８の内の１つと
、６４個のローカルセンス増幅器及び書込回路３０とで
ある。さらにブロックはＹイネーブルドライバ３２及び
給電素子２８と、ブロックセクションイネーブルドライ
バ３４及び給電ブロックデコーダ２２とを有している。

上述の素子の大部分は４個づつ設けられているか、再度
番号を付していない。ローカルセンス増幅器付きの書込
回路（３０）のみは、２個だけ設けられている。

さらにサブシステムは、３つのアドレスビットで動作す
るＹＰデコーダ３６、各々４つの同一のアドレスビット
Ｚ（０：３）か動作するブロック選択プレデコーダ３８
．７７のアドレスビットＸ（０：６）で動作する行プレ
デコーダ４０及び主ハーフ・メモリ選択ビットＭＯ，ブ
ロック選択ビットＭ（０：１）で動作するブロックイネ
ーブルドライバ４２を具えている。デコーダ３８及びド
ライバ３４の間の相互接続と、デコーダ３６及びドライ
バ３２の間の相互接続と、フロントエンドドライバ４２
及び他のドライバ３４の間の相互接続と、プレデコーダ
４０及びデコーダ２６の間の相互接続とを同様に示す。

チップセレクトの判定値（Ｃ３）と、書込みイネーブル
の反転値（ＷＳ）と、出力イネーブルの反転値（ＯＥ）
とを受信する。制御デコーダ４４で制御を行う。さらに
、サブシステムには、パワーレギュレータ４６と、テス
トオペレーションにおいて制御ビットの２倍であるデコ
ーダ８６のアドレスビットと同数のアドレスビットを受
信するテストデコーダ４８と、テストモードセラタブロ
ック５０とが設けられている。テストモードセラタブロ
ック５０は、ライン５２を受信するとともに、予め決め
られたアドレス変化を認識し、テストモードに入るのに
用いられ、ライン５４はある特定のテスト結果信号の出
力を制御する。前述の説明は周辺的なものであり、本発
明の特徴は示していない。手短に種々の相互接続を示す
とともに、動作を詳しく述べた。

厳密な意味でのメモリセル、特にスタティックセルにつ
いては詳説していない。

さらに、本発明と密接に関連しているものとしては、２
つの選択ビットを受信するＹ多重制御装置５６と、ブロ
ック５８とかあり、このブロック５８はブロック５６に
よって制御され、また、テストの場合にはブロック５０
によって制御され、４つのグローバルセンス増幅器と４
つのグローバル書込ドライバとを具えている。このブロ
ックは、金属化することで部分的に能動化することがで
き、Ｘｉ槽構造あるか、Ｘ４構造であるかを識別するた
めの回路を具えている。前者の場合、信号入出力ボンド
フラップが利用でき（Ｄ［Ｎ、　ＤＯＵＴ）、後者の場
合４つの平行Ｉ１０相互接続ｌ１０（０：３）が利用で
きる。

記述したすべての接続を効果的に用いるには、標準Ｄｒ
Ｌ若しくは、幾何学的に形成されたパッケージの機能的
なビンと接合する必要がある。

第２図は、Ｘ１構造の第１図のメモリのサブシステムを
示す図である。この図は、チップと外部とを相互接続し
ているデータ通路かｌビット幅であることを示している
。一般的に、回路は３つの部分Ａ、　　Ｂ、　Ｃを具え
ている。部分Ａは４−１セレクタであり、部分Ｂは書込
制御回路であり、部分Ｃは読取制御回路である。

読取り動作の間、読取ピッ）　ＲＢＴＯがその反転値と
ともに、Ｐ型センス増幅器７０に供給されるとともに、
これより、２つの相互反転出力ＯＵＴ、　０ＵＴＨに増
幅される。同様の回路か他のビットＲＢＴ１．。

３のために設けられており、これらの出力信号は論理積
をとって、ＴＴＬレベレベットＤＯＵＴを出力する出力
バッファ７２へ送られる。３つの同じ出力バッファ７４
はＶＤＤを受信するか、これらは実際のところダミーで
ある。これらのバッファの制御信号は、反転出力イネー
ブルＯＥＢ　、テスト制御信号ＴＯＥＮＬ及びテストデ
ータＴＤＡＴＡＢである。後の２つについては、簡単の
ためこれ以上の説明を省略する。

書込動作の間、ＴＴＬレベレベータビットＴＴＬＤｔＮ
が入力バッファ７６に送られる。同様にバッファ７８は
ＶＤＤと等しいことか望ましい基準電圧ＶＲＥＦを受信
し、ダミーとして動作する。同様のバッファ８０゜８２
　（ｃｆ、第１図のブロック５６）はアドレス信号ＹＭ
（０：１）をＴＴＬレベルで受信する。ブロック７６と
ダミーブロック７８とは、制御信号としてＷＥＤＩＮ信
号中の書込イネーブルデータを受信する。

ブロック８０．８２は、制御信号としてチップイネーブ
ル（書込’）　ＣＥＢ信号を受信する。セルマトリック
ス側では、ブロック８４はリセット可能なデータ入力遅
延バッファであり、これについては後述する。これらの
遅延バッファを用いることによって、アドレスビットＹ
Ｍ（０：ｌ）の等価パルスは必要とされない。書込アク
セスにおいてバッファ８４は、データビットＷＢＴ３及
びその反転であるＷＢ７３Ｂと関連するビットラインを
具えている。同様のバッファ８３を、３つの他のデータ
ビットのために設ける。

簡単のため、第２図の回路のセルアレイへの相互接続は
図示していない。実際のところ、読み出し及び書き込み
双方のためのスタティックラムのアドレス指定と、非反
転ビットライン及び反転ビットラインを設けることとは
、一般的な技術である。

第２図の部分Ａは、センス増幅器及び遅延バッファそれ
ぞれのための多重化（読出）及び逆多重化（書込）制御
手段を具えている。バッファ８０゜８２の出力信号及び
、逆多重化側部手段８５．８６．８８゜９０のＡＮＤ入
力端子ＡｉＮ、　ＢＩＮに選択的に送ることによって得
られるこれらの反転値により、ワン・アウト・オブ・フ
ォー・ブレデコーディングか可能となる。

読出動作の間、Ｐ型センス増幅器ＳＥＢの制御信号によ
ってすべてのセンス増幅器ＫＰＰＳＡＭＰ７０が直接能
動化されるとともに、信号ＳＥＢをもまた受信するコン
トローラ８５〜９０の出力選択信号対５ＥＬ（０：３）
　、　５ＥＰＢ　（０：３）のそれぞれの対によって４
者択一が行われる。後で説明するが第５図のトレース１
２８のローレベルへ向かうことで示されているように、
後者の信号によっていかなる読出アドレスであっても、
最後のデータビットか能動化するよう効果的に制御する
。一方、選択信号５ＥＰＢ（０：３）によってＰ型セン
ス増幅器７０の後段回路を制御し、電流ミラー回路の電
流を調節する。一方、信号５ＥＬ（０：３）遅延は１ゲ
ート遅延よりも少なく、信号５ＥＰＢ（０：３）が届く
依然に、ＣＭＯ３結合の能動化されるべき部分に電流か
流れる。書込動作の間、バッファ７６からのデータ信号
ＴＴＬＤＩＮは４つの書込ディレィバッファ８６のうち
の１つに選択的に転送されるとともに、センス増幅器を
不能化する。

また、第３図は、Ｘ４構造のサブシステムと同一の構造
を示している。実際に、回路及びこれらの相対的な配置
は第４図と同一であるか、これらの金属相互接続パター
ンか変化する。開示されたスタティックラムを製造する
には１１個のマスクを連続的に応用することか必要であ
り、この１１個のうちの２個をそれぞれの金属相互接続
パターン回路に用いる。最新の金属パターンだけは、使
用される技術でＸ４構造からＸ１構造にするために、又
はその逆のために充電か必要である。第２図と第３図と
は、単に２つの金属相互接続パターンマスクのうちの１
つを取り替え、相違しているにすぎない。

ところで、読取動作の間、センス増幅器７０は、同じ入
力信号を受信するとともに、双方向ボンドバッドＴＴＬ
１０ＩにＴＴＬレベル出力信号を出力するバッファ７４
Ａに送信する。他のデータビット読出ＲＢＴ（１：３）
に対しても同様に準備する。センス増幅器は、それぞれ
２つの同一の制御入力信号を入力端子ＳＥＢから受信す
るとともに、各々独立であるも、コントローラブロック
８５〜９０からの信号ＳＥＬによって同時に制御される
。実際、電圧ｖＳＳを入力端子ＡＩＮ、　ＢＩＮに送る
ことで得られる信号ＳＥＬによる制御は、継続的に休止
状態となる。従って、ＳＥＬ出力信号によって、関連す
るセンス増幅器は能動化される。これらの出力信号５Ｅ
ＰＢＯは信号ＳＥＢと相互に結合される。ブロック８５
〜９０で示した相互接続の理由は、機能的には説明でき
ないが、ある金属パターンを他よりも容易に利用できる
ようにした設計システムによって、その相互接続を容易
に行いうるからである。上述したことにさらに付は加え
ると、出力バッファ７２．７４−Ｃは出力イネーブル信
号ＯＥＢによる完全に並列的な動作で制御される。上述
したように、テスト副部信号ＴＯＥＮＬ。

ＴＤＡＴＡＢを示す。ブロック７６、７８．８０．８２
は、第２図と全く同一の方法で制御されるか、これらの
ブロックすべてを相互接続点ＴＴＬＩ　（０１−０４）
にそれぞれ接続している点で相違している。しかし、第
２図と対比すると、これらのブロック７の出力信号すべ
てがそれぞれの遅延バッファ８４．８３に送られる。

第４図は、特に第２図の構造で用いるための本発明に基
づき変形された回路装置を示している。

特に、センス増幅器７０Ａ〜７０Ｃは、第２図の素子７
０と対応させて示されている。これらの増幅器は、信号
ＳＵＨによってそれ自身制御されるブロック１００と、
信号ＡＹＭＯ，ＡＹＭＩとして記号的に示されたバッフ
ァ８０．８２からの出力信号とで制御される。

それぞれのセンス増幅器からの反転データ出力ＲＢ及び
非反転データ出力ＲＢの両方を、２つのワイヤードＯＲ
構成のうちの一方におけるラッチ１０２の関係する入力
端子に加える。ラッチ１０２の出力端子を、２つのＮＡ
ＮＤゲート１０４．１０６における出力イネーブルであ
る対応する多重出方及び制御信号ＯＢと結合する。この
制御信号ＯＥによって、トランジスタ１０８．１１０．
１１２及びインバータ１１４を具える出力回路を駆動す
る。直列に結合されたトランジスタ対１０８．１１２の
一方を導通とするとともに、他方を遮断する。付加的な
直列トランジスタ１０７及び１１０とによって、ホット
電子ストレス問題を緩和する。ある技術においては、こ
れらのトランジスタを設ける必要はない。トランジスタ
１０８と反対の導電型であるトランジスタ１１０によっ
て、切り替え時間はさらに低減される。

これらの代わりにセンス増幅器をそれぞれ個別のラッチ
回路に追従させることで解決できる。この構造では、セ
ンス増幅器が同時に能動となるも、選択信号によってｎ
個（ここではｎ＝４）のラッチそれぞれが連続的に能動
となる。さらにわずかに変更を加えた回路を作成しうる
。

第５図は、第２図、第４図の回路装置に関する複数アド
レスページモードを示すタイミング図である。これら第
２図、第４図と対比して、単一アドレスベージ又は単一
アドレスニブルモードは、アドレスを与え、並列的に複
数のビットにアクセスし、これらのデータビット又はさ
らにこれに続くビットの中からビットを選択するととも
に、最後のデータビットを選択後、次の読出アドレスを
与えることからなっている。任意順序のシーケンスによ
り、これらのデータビットを選択できる。

このようにアクセスされたすべてのデータビットを選択
する必要はない。連続するアドレス位置との関係で同様
に選択することもできるが、原理的には、同じように選
択する必要はない。選択されたデータビットの数もまた
、連続するアドレス位置との関連で非統−である。この
ような選択方法を、読出アドレス毎の単一データビット
に適用することもできる。ところで、アクセス・ディレ
ィのために、単一アドレス選択シーケンスの間の連続す
るビット間の時間は、メモリ出力端子に生じる特定のア
ドレスで選択された最終ビットと、このように生じる連
続する次のアドレスの第１ビツトとの間隔よりも、従来
実質的に短い。この間隔の長さには問題があるが、この
問題はメモリの平均アクセススピードを改善するための
本発明によって緩和される。

第５図のタイミング図において、トレース１２０は、メ
モリを効果的に用いることのできるメモリアドレスを示
している。始めトレース１２０はアドレスＡＯにあり、
その後、アドレスＡＩに変化する。

遷移傾斜を理想化し、標準寸法とした。このように用い
られたアドレスのうち、Ｘ、Ｚ及びＭアドレスビットの
結合は３２セルを選択する。ＢＩＴ　（０，。

３）による読出モードにおける４データビツトの完全な
グループである第５図では、このようなセルのグループ
のうち、ビットＹＰ（０：２）は４つのセルを選択し、
選択信号ＹＭ（０：ｔ）を選択的に応用することによっ
て、４つのデータビットをアクセスすることができる。

トレース１２２は、第１図の素子５６又は、第２図の素
子８０．８２又は、第４図の素子１００に供給されるビ
ット選択信号ＹＭ（０：１）を示している。トレース１
２０におけるアドレスの遷移は、トレース１２２におけ
る選択信号の遷移のいずれか一つ、特に旧アドレスＡＯ
に属する最後の一つと一致している。図示されているよ
うに、この旧アドレスで実際に選択されたデータビット
の数とは無関係に、旧アドレスＡＯに属する最後の一つ
はデータビットＢｔＴ３であるが、他のいかなるビット
も同様に用いることができる。上述の一致によって、相
互作用が減少する。アドレスは、全１６アドレスビ、ソ
ト中のビ・ソトＸ（０：６）　、　ＹＰ（０：２）　、
　　Ｚ（０：３）　、　Ｍ（０：Ｌ）を具えている。従
って、データビットＢＩＴ３を選択する際、次のアドレ
スＡｔの影響を受ける。ビットＹＭ（０：１）と等価な
信号を必要とせず、マルチアドレスページモード又はク
ロスアドレスニブルモードが可能であった。従来、この
ような等価のパルスには二重の意味がある。まず第１に
、この等価パルスにより書込回復時間Ｔｗｒを特定する
ための大きなマージンが与えられる。

第２に、この等価パルスにより高速アクセスのための十
分な幅のデータ通路をリセットする。電気的なレベルで
の解決は、第６図、第７図と関連させて後に説明する。

ところで、ＹＭセクションは等価でないため、アドレス
に変化がなくても、第２図のＰ型チャンネ・ル増幅器７
０の入力端子に生じるいかなる他のデータビット（この
場合３個まで）をも読み出すことが必要である。このこ
とは、記号的に第５図のトレース１２６に示されている
。このトレース１２６は、これら４つの増幅器の入力端
子におけるデータビットＲＢ／ＲＢを示している。原理
的には、このようにして得られたこれらのデータビット
はかなり長い時間、すなわち、第５図の時間わく（１０
〜１００口５ｅｃ）あるいは、それ以上、有効である。

結果的に、制御信号５ＥＥＰＢ及び符号化された選択信
号ＳＥＬ　／　５ＥＰＢ　（０：３）を用い、高出力イ
ンピーダンス状態（いわゆる３位置）において４つのセ
ンス増幅器のうち３つを保持するとともに、これら４つ
のセンス増幅器７０からの任意に選択された第４番目の
増幅器のみを選択的に能動化することができる。第５図
においてトレース１２８は、トレース１２２で示した選
択との関連で多少遅延のある、センス増幅器７０の出力
端子におけるそれぞれのデータビットを示している。ト
レース１３０は、各データビットが第２図の出力バッフ
ァ７２の出力端子に生じる以前に、多少の遅延が生じる
ことを示している。トレース１２４は、アドレス変移検
出器の記号化された出力信号ＡＴＤを示している。この
信号は、前述した信号ＳＥＨに対応する。図示されてい
ない検出器からのこの信号は、トレース１２０における
アドレスＡＯとＡ１との間の転換から生じる。特に、第
２図における入力端子において、このパルスは１、例え
ば不能にすることでセンス増幅器をリセットする。実際
上、このためにトレース１２８でのデータビットＢ［Ｔ
３の有効持続時間かかなり短くなる。データビット３の
信号のこの非対称特性は拡大するが、出力バッファリン
グラッチにより再び多重アドレスページモード又は交差
アドレスニブルモードが実現する。この改良を２つの方
法で説明することができる。まず第１に、連続するアド
レスロケーション中のデータをアクセスするために、同
時により多くのデータを利用できるようにする。例えば
、４ビツトニブルを読み出しするためには、従来の技術
による約４＋１と比較して、４ビツトだけを分離する必
要がある。ユーザ同期レベルにおいては、高速ですべて
のビットが互いに連続しており、さらに有利である。従
来の技術では、次のアドレスに変移することで事実上こ
の高速性が損なわれてしまう。

固定動作シーケンスであるユーザ装置において、このこ
とは低速に設定することとの関係かあった。

この見地より、２つの要因によって速度が改善される。

書込モードにおいて、第２図に示すブロック８６は、第
６図に示したようなリセット可能なデータ遅延チェーン
回路を具えている。これを用いることで、書込動作の終
了前にＹＭ　（第５図のトレース１２２）の選択が変化
する場合、等価パルスが発生したかのように、書き込ま
れるべき次のデータを同じ時間だけ遅らせる。

第６図は、リセット可能なデータ入力遅延バッファを例
示的に示している。これは、第２図の回路中のブロック
７６、またさらには第３図の回路中のブロック７６、７
８．８０．８２のいずれかに用いるためのものである。

書込サイクルから読出サイクルへの変移における一般的
構成の背景として、正確な動作のため種々のマージン遅
延を維持しなければならない。まず第１に正確な書き込
みを補償するためには、入力データか得られてから書込
イネーブル信号（セットアツプマージン）が終了するま
での時間を最小にする必要かある。第２に、書込イネー
ブル信号が終了してからデータ入力が次に変化するまで
の時間（保持時間）を最小にする必要かあり、次のデー
タを旧アドレスに書き込まない。シーケンスに書込サイ
クルか続く場合、この保持時間は必要ではない。書込サ
イクルか連続的な場合、ビットラインを適切な位置にロ
ードしなければならないという問題かある。特に、この
ことは、隣接のビットラインに関して側方コンデンサを
ロードすることを伴う。特に、２つの連続する書込動作
か反対の符号値を伴う場合、特定のデータラインに関し
てクーロンロードか高いことを必要とする。しかしなか
ら、２つの連続する書込動作を常に予備充電で分離する
場合には、最悪のクーロンロードを２等分する。すなわ
ち、このことは、電流の大きさを半分にすること又は、
ローティング時間を半分にすること又は、途中である交
換をすることのいずれかを意味する。ところで、一般的
に実行するためには、書込イネーブル制御信号か要求さ
れ、アドレスが変移する前に能動化される。しかしなが
ら、後述する回路を用いることによって、一種のダミー
書込動作を実行する。すなわち、多重化入力通路におけ
る予備充電の重複によって、アドレス変移検出信号を用
いる必要なくしてアドレスが多重変化する。結果として
書込イネーブル信号で非能動化する必要なくして、与え
られたアドレス又はデータは、変化しうる。

ところで、特に第６図は、各データ入力チャンネルにお
けるそれぞれのブロック８６で用いられるべき回路をさ
らに詳細に示す図である。ブロック１４０は第２図のブ
ロック７６に対応するとともに、それ故、電気的にはブ
ロック７８．８０．８２にもまた対応する。ブロック１
４０は、必ずしも必要ではないがＴＴＬ値を有するデー
タ入力信号ＩＮＰｔＪＴを入力端子１４２で受信すると
ともに、制御信号ＷＥＤＩＮを入力端子１４４で受信す
る。信号ＷＥＤＩＮは、機能的には書込イネーブルバッ
ファ信号と、チップイネーブル制御信号とのＡＮＤをと
った信号である。簡単のため、信号ＷＥＤＩＨの発生に
ついては図示していない。ブロック１４０の特徴は既知
であるので、これ以上の説明は行わない。相互に反転さ
れた出力データ信号が２つのリセット可能なデータ遅延
チェーンの各々に出力される。これらのチェーン各々は
、８個の素子を有している。この素子は、それぞれ図示
されているような、カスコードインバータ又はカスコー
ド接続された２人力ＮＡＮＤゲートである。カスコード
接続は、特に製造工程に用いる。すなわち、カスコード
接続によってホット電子ストレス問題が緩和される。他
の技術又は工程においては、このようなカスコード接続
は必要とされない。ところで、利用されている特殊な工
程における用いられた素子各々において、Ｐ型トランジ
スタの長さは１ミクロンであり、ｎ型トランジスタでは
０．９　ミクロンである。各インバータにおいて、トッ
プトランジスタ、カスコードトランジスタ及びボトムト
ランジスタの幅をミクロン単位で順番に表示している。

ＮＡＮＤゲートにおいては、もちろんのこと各入力端子
にトップトランジスタ及びボトムトランジスタか接続さ
れており、これらのことは、ｃＭｏｓですべて実現され
る。また、利用されている工程において、カスコード接
続を設けることが得策であることがわかった。さらに、
種々の方形ＭＯＳトランジスタを用い、図示されている
ようなミクロン単位の寸法とし、種々の遅延素子パーツ
を各々作成する。

遅延バッファ中のデータを、単独でスタティックＲＡＭ
中に組み込み、周囲は低温（＝θ℃）であり、ＴＴＬ電
圧か５．５ボルトの場合にＴｄｈ　（データ保持）であ
るタイミング仕様と、高い動作温度（７０℃）、　ＴＴ
Ｌ電圧が通常４．５ボルトに減少する場合にＴｄｖ　（
データ確認）であるタイミング仕様との間の関係を十分
なものとしている。変更例として、低温環境でＴｄｈで
ある必須マージンを提供しつるインバータ遅延を具える
バッファを作成することが提案された。従って、この遅
延には、ゼロｎｓと明記されている仕様が必要なタイミ
ングマージンが設けられている。しかし、遅延があまり
にも長くなりすぎる場合には、高温環境でＴｄｖである
他の書き込みは仕様を侵し始めるようになる。このよう
に特定された２つの時間間隔の組み合わせを、高速スタ
ティックＲＡＭのアクセル時間が２０ｎｓ以下となるよ
うにするのは困類である。その理由は、すべてのタイミ
ング間隔か均整のとれたものとなっているからである。

図示された遅延バッファで解決を図った。さらに、各遅
延チェーンにわずかに一つの通路を設けるのではなく２
つの通路を設けることで、新しいデータを得る前に旧デ
ータを放出するよう遅延通路を構成した。このことによ
って、セルに伝達される電流データが瞬間的に止まり、
ビットラインが信頼できる書き込み状態へと戻る。これ
により、Ｔｄｈにおいて大きな改善がなされる。その理
由は、等価パルスか書込終了時に得られない場合、ロー
カル書込ドライバか駆動されないからである。従って、
ＴｄｈとＴｄｖの双方に関してさらにオーバーオールマ
ージンを実現できる。通常、電流書込動作を止めるため
に、高速書込終了ディゼープル信号が書込ドライバ又は
通過装置に送られる。

この回路において、チップが書込モードでない場合、図
示されたノードＮ１及びＮ２は、０′Ｓを出力するアド
レスバッファ１４０によって駆動される。

従来、データ遅延バッファによって、出力端子ＤＩＮ　
１６４及びＤＩＮＢ　１６６の双方に高論理状態（１１
と、能動状態とが同時に生じることはなかった。この特
徴は、以下によって達成される。

ａ）接続前に遮断するのに用いられる交差結合ＮＡＮＤ
ゲート（１４６，１４８）　（交差結合ＮＯＲゲートで
変更しうること明らかである） ｂ）及び、新たなアクティブデータか能動化される以前
に、旧アクティブデータが低論理状態（０）となるよう
になっている交差結合ＮＡＮＤゲーｉｌｌ。

詳細な回路の段階では、交差結合ＮＡＮＯゲートの１４
６、１４８によって、主バツフアリング機能が形成され
る。すなわち、奇数インバータ／ＮＡＮＤシーケンス１
５０　／１５２．１５４／１５６によって、交流回路中
のＶＤＤ及びグランドの双方へＭＯＳコンデンサによる
重要な遅延が与えられる。幾何学的に寸法を上昇させ、
他のインバータの２つのシーケンスによって、出力バッ
ファ１５８．１６０．１６２を構成する。

直列インバータ対の付加／削除によって、これに関連す
る時間遅れが自然に増加／減少する。各パラレルチェー
ンにおいてインバータを付加／削除することによって、
符号が反転するとともに、原理的には旧Ｎ／Ｄ［ＮＢ倍
信号切り替わるであろう。

さらに、例えば交差結合ゲート対を再び具え、インバー
タに直接追従させることによって、正確な測定を行うと
、信号ＤＥＮ／ＤＩＮＢは決して同時に１にならないは
ずである。一方、同様に１５４　＋１５６のような直列
部品の対によってチェーンを延ばすことができる。

チップの入力データが変化するにつれて、先行するデー
タが、ローカル読出／書込ブロックにおいてローカル書
込ドライバを順番に不能とする低論理状態にまずなるこ
とが第７図中のＣＡＤシュミレーションの図においてわ
かる。Ｎ１とＮ２との非対称がアドレスバッファより生
じるのでＤＩＮとＤＩＮＢとの相対的な遅れが小さくな
ることを図は示している。しかし、新しいデータ（０〜
ｌ）は、入力スイッチングに対して極めて対称的である
。ＮＡＮＤゲートをチエイン中に設けＤＥＮ又はＤ［Ｎ
Ｂのいずれかで迅速なデセレクト低論理状態を得るとと
もに、ＶＤＤとＧＮｌｌとに多ゲートコンデンサを用い
ることで、優れたプロセス独立遅延のためのディレィチ
エインを構成する。左側に、先行のＤＩＮ　／ＤＩＮＢ
（１６８）を示す。図は混同式である。その理由は、実
際、動作中では信号ＤＩＮ　／Ｄ［ＮＢの一方は以前と
して低論理状態のままだからである。２つのうちの一方
が（再び）高論理状態になる前に、ＤＩＮ／Ｄ［ＮＨの
双方が常に低論理状態になることを図は示している。

【図面の簡単な説明】

第１図は、６４ＫＸ４メモリを示す機能的なブロック図
、 第２図は、Ｘｉ槽構造６４ＫＸ４メモリのサブシステム
を示すブロック図、 第３図はＸ４構造の６４Ｋｘ４メモリの変形サブシステ
ムを示すブロック図、 第４図は、ＸＩ槽構造用いられる変形出力装置を示すブ
ロック図、 第５図は、多重アドレスページモードを示す・タイミン
グ図、 第６図は、リセット可能なデータ入力ディレィバッファ
を示すブロック図、 第７図は、データ入力ディレィバッファのタイミング図
である。 ２０・・・６４にメモリセルマトリックス２２・・・ブ
ロックデコーダ ２４・・・ブロック冗長度 ２６・・・行デコーダ ２８・・・給電素子 ３０・・・書込回路 ３２・・・Ｙイネーブルドライバ ３４・・・ブロック選択イネーブルドライバ３６・・・
ＹＰデコーダ ３８・・・ブロック選択プレデコーダ ４０・・・行プレデコーダ ４２・・・ブロックイネーブルドライバ４４・・・制御
デコーダ ４６・・・パワーレギュレータ ４８・・・テストデコーダ ５０・・・テストモードセラタブロック５６・・・Ｙ多
重制御装置 ７０、７０−Ａ、　７０−８．７０−Ｃ・・・Ｐ型セン
ス増幅器１０８、１１０．１１２・・・トランジスタ１
０７、　Ｉｌｌ・・・直列トランジスタ１４６、１４８
・・・交差結合ＮＡＮＤゲート７６・・・入力バッファ ７８、８０．８２．８３．８４・・・バッファ８５、８
６．８８．９０・・・デマックスコントローラ１０２・
・・ラッチ

Claims (1)

1. 【特許請求の範囲】 １、第１読出アドレスに関連する受信読出制御信号の制
   御の下で、ｎ個のデータビットを、各々の内部バスライ
   ンで各々接続されたｎ個のセンス素子の配列へとパラレ
   ルに伝達するための複数（ｎ）の内部バスラインと、前
   記第１読出アドレスと関連する連続選択信号の制御の下
   で、前記ｎ個のデータビットの中から選択された数ビッ
   トのデータビットを単一アドレスページモードにおける
   多重出力端子に連続的に伝達するための前記ｎ個のセン
   ス素子がパラレルに供給される多重化手段と、前記複数
   の選択ビットの中から少なくとも最終ビットをバッファ
   リング処理するための前記多重出力端子及び前記バッフ
   ァリングと共在し第２読出アドレスに関連する第２読出
   制御信号を用いる前記メモリで構成され、前記第２読出
   アドレスにおける少なくとも一つの他のデータビットを
   、前記多重化手段へ伝達するのを制御することで、多重
   化アドレスページモードを達成するための少なくとも一
   つの関連第２選択信号が供給されるバッファリング手段
   とを具えることを特徴とする集積回路ランダムアクセス
   メモリ。 ２　第１読出アドレスに関連する受信第１読出制御信号
   の制御の下で、ｎ個のデータビットを各々の内部バスラ
   インでそれぞれ構成されるｎ個の出力センス素子の配列
   へとパラレルに伝達するためのｎ個の内部バスラインと
   、前記第１読出アドレスと関連する第１選択信号の制御
   の下で、前記ｎ個のデータビットの中から選択された少
   なくとも１つのデータビットを多重化出力端子に伝達す
   るための前記ｎ個のセンス素子でパラレルに構成される
   多重化手段と、前記選択データビットをバッファリング
   するための前記多重化出力端子、前記バッファリング処
   理とともに第２読出アドレスに関連する第２読出制御信
   号を用いる前記メモリ及び、前記第２読出アドレスにお
   ける少なくとも２つの他のデータビットを前記多重化手
   段へと伝達するのを制御することでクロスアドレスニブ
   ルモードを達成するための少なくとも２つの第２選択信
   号で構成されるバッファリング手段とを具えることを特
   徴とする集積回路ランダムアクセスメモリ。 ３、第１読出アドレスに関連する第１受信読出制御信号
   の制御の下でｎ個のデータビットを、各々１つの内部バ
   スラインで構成されるｎ個の出力センス素子の配列へと
   パラレルに伝達するためのｎ（ｎ≧４）個の内部バスラ
   インと、前記第１読出アドレスと関連した連続選択信号
   の制御の下で、前記ｎ個のデータビットの中から選択さ
   れた複数のビットのデータビットを単一アドレスニブル
   モードにおける多重化出力端子に連続的に伝達するため
   の前記ｎ個のセンス素子でパラレルに構成される多重化
   手段と、このように選択されたいかなるビットをも瞬間
   的に、バッファリングするための前記多重化出力端子及
   び、前記第１読出アドレスでアクセスされる最終データ
   ビットのバッファリング処理の終了前に第２読出アドレ
   スを用いることのできる前記メモリで構成されるラッチ
   バッファリング手段とを具えることを特徴とするスタテ
   ィックランダムアクセスメモリ。 ４、前記バッファリング手段がラッチであることを特徴
   とする請求項１又は２に記載の集積回路メモリ。 ５、前記バッファリング手段が前記多重化手段から出力
   されたすべてのデータビットの瞬間的な蓄積を連続的に
   考慮するように構成していることを特徴とする請求項１
   、２又は４のいずれか一項に記載の集積回路メモリ。 ６、スタティックランダムアクセスメモリで構成される
   請求項１、２、４又は５のいずれか一項に記載の集積回
   路メモリ。 ７、前記ｎ個の内部バスラインが各々のデータ保持ノー
   ドの代わりとなり、かつ、前記データ保持ノードをデイ
   ゼープリングするためのデイゼープリング信号を出力し
   、前記第１読出アドレスと前記第２読出アドレスとの間
   の変移を検出するために、アドレス変移検出手段を具え
   、かつ、前記バッファリング手段が、バッファリング処
   理されたすべてのデータビットを実質的に前記選択信号
   の修正のための標準繰り返し時間に対応する間隔だけ、
   遅延させるように構成されていることを特徴とする請求
   項１〜６のいずれか一項に記載の集積回路メモリ。 ８、第２バッファリング手段と、この第２バッファリン
   グ手段によって構成され、インバータ／ゲートを交替す
   る直列回路の第１シーケンスを特徴とする第１ディレイ
   チェーンとを具え、インバータの前記第１シーケンスに
   よって構成される第２シーケンスを特徴とする１ビット
   幅データ入力端子を有するリセット可能書込ディレィ手
   段をさらに具え、前記第２シーケンスの出力端子が、そ
   れぞれデータ書込バスラインへ通じるｎ個のパラレルな
   出力端子を有する書込デマルチプレクサへのデータ入力
   端子と、前記第１シーケンスのアクティブ入力信号の反
   転であるリセット信号を受信するすべての前記ゲートと
   を構成していることを特徴とする請求項１〜７のいずれ
   か一項に記載の集積回路メモリ。 ９、前記第１ディレイチェーンと同一の第２ディレイチ
   ェーンを具え、前記第１及び第２ディレイチェインへ前
   記第２バッファリング手段からのともに論理的に反転さ
   れたデータ信号が供給されるようになっていることを特
   徴とする集積回路メモリ。 １０、前記第２バッファリング手段の出力端子と、前記
   第１及び第２ディレイチェーンの入力端子との間に、交
   差結合ゲート対をさらに設けていることを特徴とする請
   求項９に記載の集積回路メモリ。 １１、前記第２バッファリング手段の出力端子から直接
   、前記リセット信号が出力されることを特徴とする請求
   項１０に記載の集積回路メモリ。