JP2914316B2 - デザインルールチェック方法 - Google Patents
デザインルールチェック方法Info
- Publication number
- JP2914316B2 JP2914316B2 JP8251152A JP25115296A JP2914316B2 JP 2914316 B2 JP2914316 B2 JP 2914316B2 JP 8251152 A JP8251152 A JP 8251152A JP 25115296 A JP25115296 A JP 25115296A JP 2914316 B2 JP2914316 B2 JP 2914316B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- data
- design rule
- rule check
- design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
製造において、マスクパターンデータが設計基準に従い
正しく設計されているか検証するデザインルールチェッ
クに関し、特にデザインルールチェックエラーを判定出
力し、マスクパターンデータの修正等に利用するための
するデザインルールチェック方法に関する。
したマスクパターンデータが所定のデザインルールに適
合するか否かを実際の半導体集積回路の製造に先立って
検証する必要がある。この場合、マスクパターンデータ
の同一箇所に一つの設計基準が存在する場合には、この
設計基準を満たさないエラーがそのまま出力されるが、
同一箇所に複数の設計基準が存在する場合にはこれらの
設計基準を満たさない複数のエラーが競合して出力され
ることになり、正しい検証結果を得ることが難しいもの
となる。このようなマスクパターンデータの同一箇所に
複数の設計基準が存在する例を図3(a)に示す。この
例では、ボンディング・パッド周辺の配線データ201
の間隔の規定値で説明する。また、図3(b)は配線デ
ータ201が、ボンディング・パッド部303によって
パッド部の配線301とパッド部以外の配線302に分
類されることを示す説明図である。
データ202はボンディング・パッドを構成するマスク
パターンデータの一部である。配線データ201上にパ
ッド開口データ202を形成することによりボンディン
グ・パッド部303が構成され、このボンディング・パ
ッド部303内部の配線データ201はパッド部の配線
301に、ボンディング・パッド部303外部の配線デ
ータ201はパッド部以外の配線302にそれぞれ分類
される。また、ボンディング・パッド周辺の配線データ
201における設計基準では、パッド部の配線301と
パッド部以外の配線302との間隔の規程値において通
常は規程値RB204とし、ボンディング・パッド周辺
のパッド部以外の配線302を含むマスクパターンデー
タを高密度に配置する場合は規程値RA 203としてい
る。ここで規程値RA 203は規程値RB 204よりも
小さな値となっている。すなわち、規程値RA 203<
規程値RB 204である。
では同一箇所に複数の設計基準が存在し、複数のエラー
が競合する場合における従来のデザインルールチェック
方法を説明する。従来では3つの方法が提案されてい
る。
スクパターンデータ501を入力して領域データ503
を出力する領域データ作成処理502と、マスクパター
ンデータ501と領域データ503を入力して分割デー
タ505を出力するデータ分割処理504と、パッド部
の配線301とパッド部以外の配線302との間隔の規
定値である規程値RA203からなるデザインルールを
格納した設計基準A506と分割データ505とを入力
してデザインルールチェック結果510を出力するデザ
インルールチェック処理507と、パッド部の配線30
1とパッド部以外の配線302との間隔のもう一つの規
定値である規程値RB204からなるデザインルールを
格納した設定基準B508と分割データ505とを入力
してデザインルールチェック結果510を出力するデザ
インルールチェック処理509を有している。
1に格納されているマスクパターンデータの例で、ボン
ディングパッド部303内部の配線データ201とボン
ディング・パッド部303外部の配線データ201との
間隔は設計値DA601と設計値DB602であり、設
計値DA601は設計基準例記載の規程値RA203よ
りも小さな値(設計値DA601<規程値RA203)
としてあり、設計値DB602は規程値RB203より
も大きな値でかつ規程値RB204よりも小さな値(規
程値RA203<設計値DB602<規程値RB20
4)となっている。
タ作成処理502でマスクパターンデータ501からボ
ンディングパッド構成に用いるパッド開口データ202
を入力し、図6に示すようにパッド開口データ202の
太らせ処理701を図形演算処理を用いて行いパッド領
域702を作成して領域データ503へ出力する。次
に、データ分割処理504でマスクパターンデータ50
1から入力した配線データ201と、領域データ503
から入力したパッド領域702を領域データ503と配
線データ201の論理和を図形演算処理を用いて求めて
作成したパッド部の配線301と、配線データ201か
ら領域データ503の論理差を図形演算処理を用いて求
めて作成したパッド部以外の配線302を分割データ5
05へ出力する。
について設計基準A506に格納されているパッド部の
配線301とパッド部以外の配線302との間隔の規定
値である規程値RA203からなるデザインルールと分
割データ505に格納されているパッド部の配線301
とパッド部以外の配線302との場合で説明すると、図
7に示すようにパッド部の配線301とパッド部以外の
配線302との間隔が規程値RA203未満となる箇所
の辺データ(辺A801と辺B802)を求めて対をな
す辺A801と辺B802の頂点を結んだ多角形データ
をデザインルールチェックエラー(エラーA901)と
してデザインルールチェック結果510へ出力してい
た。
では、パッド部の配線301とパッド部以外の配線30
2との間隔のもう一つの規定値である規程値RB204
からなるデザインルールを格納した設計基準B508を
除いて、前述したデザインルールチェック処理507と
同様の処理を行っており、図7に示すようにパッド部の
配線301とパッド部以外の配線302との間隔が規程
値RB204未満となる箇所の辺データ(辺A801と
辺B802、辺C803、辺D804)を求めて、対を
なす辺A801と辺B802および辺C803と辺D8
04の頂点を結んだ多角形データをデザインルールチェ
ック・エラー(エラーB902、エラーB903)とし
てデザインルールチェック結果510へ出力していた。
ック結果510へ出力されるデザインルールエラーの例
で、エラーA901はデザインルールチェック処理50
7で出力されるデザインルールエラーを示し、エラーB
902およびエラーB903はデザインルールチェック
処理509で出力されるデザインルールエラーを示して
いる。図9(a),(b)は図8に示すデザインルール
エラーの内訳の説明図で、図9(a)はパッド部の配線
301とパッド部以外の配線302との間隔の規定値で
ある規程値RA203によるデザインルールエラー(エ
ラーA901)を示し、図9(b)はパッド部の配線3
01とパッド部以外の配線302との間隔のもう一つの
規定値である規程値RB204によるデザインルールエ
ラー(エラーB902およびエラーB903)を示して
いる。
に出力されたデザインルールチェック・エラーが真のエ
ラーであるか疑似エラーであるかの判断は、前述設計基
準例と図6で示したマスクパターンの例とデザインルー
ルチェック結果510(図9)を比較参照して人手によ
り行っていた。図5に示したマスクパターンの例から、
エラーA901は図7に示した辺A801と辺B802
の間隔が設計値DA601で規程値RA203未満であ
るので真のエラーと判断でき、エラーB903は図7に
示した辺C803と辺D804の間隔が設計値DB60
2で規程値RB204未満であるので真のエラーと判断
できる。また、エラーB902は図7に示した辺辺A8
01と辺B802の間隔が設計値DA601で規程値R
B204未満であるので本来真のエラーとして扱われる
べきであるが、真のエラーと判断した前述のエラーA9
01と同一箇所(辺辺A801辺B802)で重複して
発生しており、かつ前述のエラーA901によりマスク
パターン上のエラー箇所は特定できるので、エラーB9
02は真のエラーとして扱う必要がなくなるため、エラ
ーB902は疑似エラーの一種と判断される。
力装置1202と設計基準ファイル1204とマスクパ
ターンデータ1203を入力とし、処理データ1205
と疑似エラー登録ファイル1207を入出力とし、デザ
インルールチェック結果1206を出力とするチェック
演算制御装置1201を有している。例えば、特開平4
−36866号公報。ここで、第1の従来方法と同様
に、マスクパターンデータ1203には図6に示したマ
スクパターンデータが格納されているものとし、設計基
準ファイル1204には設計基準例記載のパッド部の配
線301とパッド部以外の配線302との間隔の規定値
を規定値RA203および規程値RB204からなるデ
ザインルールが格納されているものとして、第2の従来
方法について説明する。
の従来方法のデザインルールチェック方法と同様の処理
をチェック演算制御装置1201で実行してデザインル
ールチェックエラーを処理データ1205に出力し、初
回のデザインルールチェックでは疑似エラー登録ファイ
ル1207の指定は行わないので、処理データ1205
の内容はそのままデザインルールチェック結果1206
に出力される。次に、デザインルールチェック結果12
06に出力されたデザインルールチェックエラーが真の
エラーであるか疑似エラーであるかを人手により判断し
て、疑似エラーであると判断されたデザインルールチェ
ックエラー(例えば、図8及び図9(b)に示すエラー
B902)は入力装置1202で人手により疑似エラー
の内容を疑似エラー登録ファイル1207に書込み登録
し、真のエラーであると判断されたデザインルールチェ
ックエラー(例えば、図8および図9(a)に示すエラ
ーA901)はマスクパターンデータの修正を人手によ
り行う。
回のデザインルールチェック時に真のエラーを修正した
マスクパターンデータをマスクパターンデータ1203
に格納し、初回のデザインルールチェック時に登録した
疑似エラー登録ファイル1207を指定して、第1の従
来方法のデザインルールチェック方法と同様の処理をチ
ェック演算制御装置1201で実行してデザインルール
チェックエラーを処理データ1205に出力するが、疑
似エラー登録ファイル1207が指定されているので、
チェック演算制御装置1201では、処理データ120
5から疑似エラー登録ファイル1207に登録されてい
る内容を取り除いて残ったデザインルールチェックエラ
ーをデザインルールチェック結果1206に出力する。
に発生した真のエラーはマスクパターンデータの修正が
正しく行われているとすれば、二回目のデザインルール
チェックで処理データ1205に出力されたデザインル
ールチェックエラーには真のエラーは含まれず、初回の
デザインルールチェック時に疑似エラー登録ファイル1
207に登録された疑似エラーと同一の疑似エラーが含
まれていることになるので、二回目のデザインルールチ
ェックでは初回のデザインルールチェック時に発生した
疑似エラーのないデザインルールチェック結果1206
を得られる。
スクパターンデータ1501と設計基準ファイル150
2を入力としてデザインルールチェックエラーを作業フ
ァイル1504に出力するデザインルールチェック処理
1503を有し、前記マスクパターンデータ1501と
前記作業ファイル1504を入力としてデザインルール
チェックエラーをデザインルールチェック結果1506
に出力する疑似エラー判別処理1505を有している。
例えば、特願平7−193547号公報。ここで、第1
の従来方法と同様に、マスクパターンデータ1501に
は図5に示したマスクパターンデータが格納されている
ものとし、設計基準ファイル1502には設計基準例記
載のパッド部の配線301とパッド部以外の配線302
との間隔の規定値の規程値RA203および規程値RB
204からなるデザインルールが格納されているものと
して、第3の従来方法の動作について説明する。
3は、第1の従来方法で説明したデザインルールチェッ
ク処理507およびデザインルールチェック処理509
と同様の処理をパッド部の配線301とパッド部以外の
配線302とに対して実施し、デザインルールチェック
エラー(例えば、図8に示すエラーA901、エラーB
902、エラーB903)を求めて、前記デザインルー
ルチェックエラーを作業ファイル1504に出力する。
次に、疑似エラー判別処理1505は、作業ファイル1
504に格納されているデザインルールチェックエラー
を図形データとして読み込んで前記デザインルールチェ
ックエラーとマスクパターンデータ1501に格納され
ているマスクパターンデータとの重なりの有無を図形演
算処理で求め、前記重なりの有無によって前記デザイン
ルールチェックエラー(例えば、図8に示すエラーA9
01、エラーB902、エラーB903)の内から真の
エラーと疑似エラーとを判別して、真のエラーのみをデ
ザインルールチェック結果1506を出力することによ
り、疑似エラーのないデザインルールチェック結果15
06を得られる。
従来方法では、それぞれ次のような問題が生じている。
第1の従来のデザインルールチェック方法では、同一箇
所で重複して発生するデザインルールチェックエラーを
真のエラーであるか疑似エラーの一種であるかを人手に
より判断しているが、これにより、重複して発生するデ
ザインルールチェック・エラーの個数分だけ人手により
真のエラーまた疑似エラーであるかを判断する時間が必
要になり、しかも人為的な判断誤りが発生するという問
題がある。
では、初回のデザインルールチェック時で発生した疑似
エラーを登録して二回目のデザインルールチェック時に
前記疑似エラーを取り除く処理を行うため、一回のデザ
インルールチェック実行では疑似エラーの発生防止がで
きず、最低でも二回のデザインルールチェック実行が必
要になる。また、二回目のデザインルールチェック時
に、初回のデザインルールチェック時に真のエラーを修
正すると共に、図12に示すように初回のデザインルー
ルチェック時において疑似エラーが発生していた配線デ
ータ201を修正1302し、配線データ1301とし
たマスクパターンデータをレイアウトファイル1203
に格納して二回目のデザインルールチェックを実行した
場合において、初回のデザインルールチェック時に発生
した疑似エラー(例えば、図8および図9(b)に示す
エラーB902)と、二回目のデザインルールチェック
時発生したデザインルールチェックエラー、例えば、図
13に示す疑似エラー1401は一致しないので、二回
目のデザインルールチェックで処理データ1205に出
力されたデザインルールチェックエラーから疑似エラー
登録ファイル1207に登録された疑似エラーは取り除
かれず、デザインルールチェック結果1206に疑似エ
ラー1401として出力されることになる。このため、
疑似エラーの発生を防止することができず、同一箇所で
重複して発生するデザインルールチェックエラーを真の
エラーであるか疑似エラーの一種であるかを人手により
判断することが必要となり、これにより、重複して発生
するデザインルールチェックエラーの個数分だけ人手に
より真のエラーまたは疑似エラーであるかを判断する時
間が必要で、かつ人為的な判断誤りが発生するという第
1の従来方法と同様な問題がある。
では、疑似エラー判別処理1505において、デザイン
ルールチェックエラーとマスクパターンデータ1501
との重なりの有無を求めて疑似エラーを判別するため、
例えば図8に示すエラーA901とエラーB902は同
一箇所で発生しているので前記判別では等価に扱われる
ことになり、エラーA901を真のエラーと判別する処
理では本来疑似エラーと見なされるべきエラーB902
も真のエラーと誤って判断されてデザインルールチェッ
ク結果1506へ出力されてしまい、疑似エラーの発生
を防止することができない。このため、同一箇所で重複
して発生するデザインルールチェックエラーを真のエラ
ーであるか疑似エラーの一種であるかを人手により判断
することが必要になり、これにより、重複して発生する
デザインルールチェックエラーの個数分だけ人手より真
のエラーまたは疑似エラーであるかを判断する時間が必
要で、かつ人為的な判断誤りが発生するという前記した
各従来方法と同様な問題がある。
するとともに、人手によるエラー判断を不要としたデザ
インルールチェック方法を提供することにある。
チェック方法では、規定値Aに対するデザインルールチ
ェックで発生したデザインルールチェックエラーAをエ
ラーデータAとして格納装置に格納し、規定値Bに対す
るデザインルールチェックで発生したデザインルールチ
ェックエラーBをエラーデータBとして格納装置に格納
し、かつ図形演算処理を施すことにより求めた前記エラ
ーデータAと前記エラーデータBとの重なりの有無によ
って前記デザインルールチェックエラーAおよび前記デ
ザインルールチェックエラーBの内から真のエラーを判
別して第一エラーとし、疑似エラーまたは真のエラーに
準じるエラーを判別して第二エラーとすることを特徴と
する。そして、規定値Aが規定値Bよりもマスクパター
ン設計上の優先度が高い場合、エラーデータAとエラー
データBとの重なりが有る場合は、エラーデータAに対
応するデザインルールチェックエラーAを第一エラーに
かつエラーデータBに対応するデザインルールチェック
エラーBを第二エラーに判定し、前記重なりが無い場合
はエラーデータBに対応するデザインルールチェックエ
ラーBを第一エラーに判定する。
参照して説明する。図1は本発明の一実施例の処理をそ
の工程に準じて表すブロック図である。この実施形態で
は、従来技術で説明した場合と同様に、パッド部とパッ
ド部以外の配線にかかわるマスクパターンデータのデザ
インルールチェックに本発明を適用した例を示してい
る。すなわち、マスクパターンデータ101には、前記
した従来技術と同様に図6に示したマスクパターンデー
タが格納される。設計基準A102には設計基準例記載
のパッド部の配線301とパッド部以外の配線302と
の間隔が規定値RA203からなるデザインルールが格
納される。設計基準B105には従来技術において疑似
エラーと見なせるデザインルールチェックエラーが発生
していた設計基準例記載のパッド部の配線301とパッ
ド部以外の配線302との間隔が規定値RB204から
なるデザインルールが格納されているものとする。
インルールチェック処理103およびデザインルールチ
ェック処理106までは、従来技術1と同様の処理を実
施する。すなわち、マスクパターンデータ101を入力
して領域データ503を出力する領域データ作成処理5
02と、マスクパターンデータ101と領域データ50
3を入力して分割データ505を出力するデータ分割処
理504と、第1の規程値RAからなるデザインルール
を格納した設計基準A102と分割データ505とを入
力するデザインルールチェック処理103と、第2の規
程値RBからなるデザインルールを格納した設定基準B
105と分割データ505とを入力するデザインルール
チェック処理106を有している。さらに、デザインル
ールチェック処理103で出力される第1の規定値RA
203によるデザインルールチェックエラー、例えば図
8および図9(a)のエラーA901はエラーAとして
作業ファイルA104へ出力し、デザインルールチェッ
ク処理106で出力される第2の規定値RB204によ
るデザインルールチェックエラー、例えば図8および図
9(b)のエラーB902およびエラーB903)はエ
ラーBとして作業ファイルB107に出力する。
手順について説明する。図2はエラー判別処理108の
処理手順を示すフローチャートである。先ず、前処理に
続いて、図形データ入力1ステップS101において作
業ファイルA104から前記エラーAを入力し、図形デ
ータ入力2ステップS102において作業ファイルB1
07から前記エラーBを入力する。次に、データの有無
ステップS103で前記エラーAおよび前記エラーBが
共に無い場合は、データ無しと判断してデータ非出力ス
テップS104を経由して後処理へ続き、デザインルー
ルチェック結果109へのデザインルールチェックエラ
ーの出力は行わない。
でデータ有りの場合には、重なり判定ステップS105
で前記エラーAと前記エラーBとの重なりの有無を求
め、前記エラーAと前記エラーBとの重なりが有る場合
には前記エラーA、例えば図8および図9(a)のエラ
ーA901を真のエラーとしての第一エラーと見なして
図形データ出力1ステップS106によりデザインルー
ルチェック結果109へ出力し、前記エラーB、例えば
図8および図9(b)のエラーB902は擬似のエラー
としての第二エラーと見なしてデザインルールチェック
結果109への出力は行わない。また、前記エラーAと
前記エラーBとの重なりが無い場合には前記エラーB、
例えば図8および図9(a)のエラーB903を第一エ
ラーと見なして図形データ出力2ステップS107によ
りデザインルールチェック結果109へ出力する。な
お、前記エラーAと前記エラーBとの重なりが無い場合
には、設計基準例記載の通り規定値A203<規定値B
204であるので、該当箇所に前記エラーAは存在しな
い。
8の各ステップS101〜S103,S105〜S10
7で用いる図形データ格納メモリの構造を示す一例であ
り、データの有無フラグと座標データと第一エラーフラ
グからなる列構造を有し、前記列構造を図形データの個
数+1行の行構造を有している。
(a.メモリA、および、b.メモリB)は、次に示す
列構造になっている。データの有無フラグは、図形デー
タが有る場合を「1」で示し、前記図形データ格納メモ
リの終了およびデータが無い場合を「0」で示す。座標
データは前記図形データが持つ全ての頂点の座標値
を()カッコの内側に、かつ前記図形データの辺が結ば
れる順番に従って、“:”コロンで区切り、かつ前記頂
点の座標値のX座標値とY座標値を“,”カンマで区切
って示す。第一エラーフラグは、前記図形データが第一
エラーである場合を「1」で示し、第一エラーでない場
合を「0」で示す。
に格納されているエラーAを図形データ入力1ステップ
S101で入力して前記図形データ格納メモリ上に配置
した状態(例えば図8および図9(a)のエラーA90
1が第一行目)を示しており、またb.メモリBは作業
ファイルB107に架空されていエラーBを図形データ
入力2ステップS102で入力して前記図形データ格納
メモリ上に配置した状態(例えば図8および図9(b)
のエラーB902が第一行目、エラーB903が第二行
目)を示しており、a.メモリAとb.メモリB共に前
記入力の直後は第一エラーフラグを「1」とし、最終行
は前記図形データ格納メモリの終了を示す為にデータの
有無フラグを「0」としている。
は、aメモリAとb.メモリBの両方において、第一行
目の前記データの有無フラグが共に「0」であるかによ
り、データ無しと判断する。また、重なり判定ステップ
S105では、a.メモリAとb.メモリBから一組の
座標データ(例えば、a.メモリAの第一行目の座標デ
ータとb.メモリBの第一行目の座標データ)を取込
み、a.メモリAの座標データ中の全ての頂点の座標値
がb.メモリBの座標データの各頂点の座標値で示され
る領域内にある場合は重なり有りと判断してb.メモリ
Bの座標データに対応する行の第一エラーフラグを
「0」に変更することによって、重なり判別の処理を実
現できる。同処理をa.メモリAとb.メモリBの座標
データの重複無い全ての組み合わせで実施することによ
り、前記図形データ格納メモリ上の全ての図形データに
対して重なり判別の処理を行う。
6および図形データ出力2ステップS107では、前記
図形データ格納メモリの第一エラーフラグが「1」で、
かつ前記データの有無フラグが「1」である行に対応す
る座標データを図形データとしてデザインルールチェッ
ク結果109へ出力する。
のにa.メモリAの座標データ中の全ての頂点の座標値
がb.メモリBの座標データの各頂点の座標値で示され
る領域内にある場合としているが、採用する設計基準に
よってa.メモリAの座標データの各頂点の座標値で示
される領域がb.メモリBの座標データの各頂点の座標
値で示される領域の一部と重なる場合でも重なり有りと
できる場合においては、a.メモリAの座標データ中の
頂点の座標値の1個以上がb.メモリBの座標データの
各頂点の座標値で示される領域内にある場合に重なり有
りと判断することにより、前記した場合と同様の効果を
得ることができる。
らず、次のように構成することも可能である。第1に、
前記エラー判別処理108ではデータの有無ステップS
103を有しているが、図形データ出力ステップ1,2
S106,S107において出力すべきデータが存在
しない場合にデザインルールチェック結果への出力を行
わない処理が可能な場合は、データの有無ステップS1
03およびデータ非出力ステップS104を省略しても
前記と同様の効果を得ることができる。
の配線データを求めるのにパッド開口データを用いてい
るが、他のマスクパターンデータによりパッド部の配線
データを求めることが可能な場合は、前記他のマスクパ
ターンデータを用いて本発明と同様の処理を実施するこ
とにより、前記と同様の効果を得ることができる。
タの間隔におけるデザインルールチェックについて記述
したが、配線データの幅におけるデザインルールチェッ
ク、および、ボンディング・パッド部における配線デー
タに限らず他のマスクパターンデータのデザインルール
チェックにおいてもマスクパターンデータ上の同一箇所
で複数の設計基準が存在する場合においては、前記と同
様の処理を実施することにより、前記と同様の効果を得
ることができる。
テップS105の説明において重なりの有りの場合エラ
ーAを第一エラーと見なしているが、採用する設計基準
によってエラーBが真のエラーとされる場合は、エラー
Bを第一エラーと見なしてエラーAを第二エラーと見な
す様に図形データ出力1ステップS106を変更するこ
とによって同様の効果を得ることができる。
ンデータをデータ分割処理を用いて分割した後にデザイ
ンルールチェック処理を行っているが、マスクパターン
データの構成および採用する設計基準によってデータ分
割処理が不要な場合(例えば、パッド部の配線とパッド
部以外の配線がマスクパターンデータ上で異なるデータ
として構成されている)は、領域データ作成処理502
およびデータ分割処理504を省略して、デザインルー
ルチェック処理103,106の入力にマスクパターン
データ101を用いて同様の処理を実施することによ
り、前記と同様の効果を得ることができる。
に対するデザインルールチェックで発生したデザインル
ールチェックエラーAをエラーデータAとして格納装置
に格納し、規定値Bに対するデザインルールチェックで
発生したデザインルールチェックエラーBをエラーデー
タBとして格納装置に格納し、かつ図形演算処理を施す
ことにより求めた前記エラーデータAと前記エラーデー
タBとの重なりの有無によって前記デザインルールチェ
ックエラーAおよび前記デザインルールチェックエラー
Bの内から真のエラーを判別して第一エラーとし、疑似
エラーまたは真のエラーに準じるエラーを判別して第二
エラーとしているので、第一エラーをデザインルールチ
ェック結果に出力することで、一回のデザインルールチ
ェック実行で疑似エラーの発生を防止することができ
る。また、疑似エラーの発生を防止したことにより、人
手による真のエラーであるか疑似エラーであるかの判断
に要する時間が不要になり、しかも人手による真のエラ
ーであるか疑似エラーであるかの判断に関する人為的な
判断の誤りが発生しないという効果がある。
ロック図である。
理手順を示すフローチャートである。
線データの間隔の規定値と、配線データがパッド部とパ
ッド部以外の配線とに分類されることを示す図である。
ある。
ターンデータの例である。
る。
図である。
の図である。
説明するための図である。
である。
である。
たマスクパターンデータを説明するための図であある。
ザインルールチェックエラーを示す図である。
Claims (4)
- 【請求項1】 半導体集積回路のマスクパターンデータ
が設計基準に従い正しく設計されているか検証するデザ
インルールチェックにおいて、規定値Aに対するデザイ
ンルールチェックで発生したデザインルールチェックエ
ラーAをエラーデータAとして格納装置に格納し、規定
値Bに対するデザインルールチェックで発生したデザイ
ンルールチェックエラーBをエラーデータBとして格納
装置に格納し、かつ図形演算処理を施すことにより求め
た前記エラーデータAと前記エラーデータBとの重なり
の有無によって前記デザインルールチェックエラーAお
よび前記デザインルールチェックエラーBの内から真の
エラーを判別して第一エラーとし、疑似エラーまたは真
のエラーに準じるエラーを判別して第二エラーとするこ
とを特徴とするデザインルールチェック方法。 - 【請求項2】 判別された第一エラーをデザインルール
チェック結果に出力することを特徴とする請求項1記載
のデザインルールチェック方法。 - 【請求項3】 規定値Aが規定値Bよりもマスクパター
ン設計上の優先度が高い場合、エラーデータAとエラー
データBとの重なりが有る場合は、エラーデータAに対
応するデザインルールチェックエラーAを第一エラーに
かつエラーデータBに対応するデザインルールチェック
エラーBを第二エラーに判定し、前記重なりが無い場合
はエラーデータBに対応するデザインルールチェックエ
ラーBを第一エラーに判定することを特徴とする請求項
1又は2記載のデザインルールチェック方法。 - 【請求項4】 マスクパターンデータを入力して領域デ
ータを出力する領域データ作成処理と、前記マスクパタ
ーンデータと領域データを入力して分割データを出力す
るデータ分割処理と、規定値Aに対するデザインルール
チェックで発生したデザインルールチェックエラーA
と、規定値Bに対するデザインルールチェックで発生し
たデザインルールチェックエラーBから真のエラーの判
別を行うエラー判別処理とを備え、前記エラー判別処理
において前記請求項1ないし3のいずれかの方法を行う
ことを特徴とするデザインルールチェック方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251152A JP2914316B2 (ja) | 1996-09-24 | 1996-09-24 | デザインルールチェック方法 |
| US08/932,960 US6078737A (en) | 1996-09-24 | 1997-09-18 | Design rule check method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251152A JP2914316B2 (ja) | 1996-09-24 | 1996-09-24 | デザインルールチェック方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098107A JPH1098107A (ja) | 1998-04-14 |
| JP2914316B2 true JP2914316B2 (ja) | 1999-06-28 |
Family
ID=17218456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8251152A Expired - Fee Related JP2914316B2 (ja) | 1996-09-24 | 1996-09-24 | デザインルールチェック方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6078737A (ja) |
| JP (1) | JP2914316B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6341366B1 (en) * | 1999-01-15 | 2002-01-22 | Spring Soft Inc. | Rule-driven method and system for editing physical integrated circuit layouts |
| US6397373B1 (en) * | 1999-07-12 | 2002-05-28 | Taiwan Semiconductor Manufacturing Company | Efficient design rule check (DRC) review system |
| JP2002056046A (ja) * | 2000-08-09 | 2002-02-20 | Fujitsu Ltd | パターンデータ検証方法及び装置 |
| US6618840B2 (en) * | 2001-02-12 | 2003-09-09 | Hewlett-Packard Development Company, L.P. | Method and system for analyzing a VLSI circuit design |
| US6816997B2 (en) * | 2001-03-20 | 2004-11-09 | Cheehoe Teh | System and method for performing design rule check |
| US6735749B2 (en) | 2002-03-21 | 2004-05-11 | Sun Microsystems, Inc. | (Design rule check)/(electrical rule check) algorithms using a system resolution |
| US6769099B2 (en) | 2002-04-12 | 2004-07-27 | Sun Microsystems, Inc. | Method to simplify and speed up design rule/electrical rule checks |
| DE10224417B4 (de) * | 2002-05-29 | 2007-08-02 | Infineon Technologies Ag | Verfahren zur Klassifizierung von Fehlern des Layouts einer Halbleiterschaltung |
| US6892368B2 (en) * | 2002-06-10 | 2005-05-10 | Sun Microsystems, Inc. | Patching technique for correction of minimum area and jog design rule violations |
| US6769103B2 (en) | 2002-07-19 | 2004-07-27 | Micron Technology, Inc. | Line width check in layout database |
| US6871332B2 (en) * | 2002-07-23 | 2005-03-22 | Sun Microsystems, Inc. | Structure and method for separating geometries in a design layout into multi-wide object classes |
| US6952690B2 (en) * | 2002-08-22 | 2005-10-04 | International Business Machines Corporation | Loop detection in rule-based expert systems |
| US6804808B2 (en) * | 2002-09-30 | 2004-10-12 | Sun Microsystems, Inc. | Redundant via rule check in a multi-wide object class design layout |
| US6883149B2 (en) * | 2002-09-30 | 2005-04-19 | Sun Microsystems, Inc. | Via enclosure rule check in a multi-wide object class design layout |
| US6895568B2 (en) | 2002-09-30 | 2005-05-17 | Sun Microsystems, Inc. | Correction of spacing violations between pure fill via areas in a multi-wide object class design layout |
| US6832360B2 (en) * | 2002-09-30 | 2004-12-14 | Sun Microsystems, Inc. | Pure fill via area extraction in a multi-wide object class design layout |
| US7007258B2 (en) * | 2003-06-13 | 2006-02-28 | Sun Microsystems, Inc. | Method, apparatus, and computer program product for generation of a via array within a fill area of a design layout |
| US7062748B2 (en) * | 2003-08-25 | 2006-06-13 | Infineon Technologies Ag | System and method of correcting mask rule violations after optical proximity correction |
| US7096447B1 (en) | 2003-10-15 | 2006-08-22 | Sun Microsystems, Inc. | Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout |
| US20060090144A1 (en) * | 2004-10-27 | 2006-04-27 | Lsi Logic Corporation | Method of automating place and route corrections for an integrated circuit design from physical design validation |
| JP2007164536A (ja) * | 2005-12-14 | 2007-06-28 | Toshiba Corp | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法 |
| JP4745256B2 (ja) * | 2007-01-26 | 2011-08-10 | 株式会社東芝 | パターン作成方法、パターン作成・検証プログラム、および半導体装置の製造方法 |
| US8943453B2 (en) * | 2009-08-28 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Automatic application-rule checker |
| JP5740882B2 (ja) * | 2010-09-16 | 2015-07-01 | 株式会社リコー | レイアウトデータのエラー判定方法、レイアウトデータのエラー判定装置、レイアウトデータ作成装置およびレイアウトデータのエラー判定プログラム |
| US8473498B2 (en) * | 2011-08-02 | 2013-06-25 | Tom H. C. Anderson | Natural language text analytics |
| US8707231B2 (en) | 2012-07-31 | 2014-04-22 | Freescale Semiconductor, Inc. | Method and system for derived layer checking for semiconductor device design |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0427143A (ja) * | 1990-02-17 | 1992-01-30 | Mitsubishi Electric Corp | 設計ルール検査装置 |
| JPH06314692A (ja) * | 1993-04-27 | 1994-11-08 | Intel Corp | 集積回路におけるビア/接点被覆範囲を改善する方法 |
| JP2806831B2 (ja) * | 1995-07-28 | 1998-09-30 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路のデザインルールチェック方法 |
-
1996
- 1996-09-24 JP JP8251152A patent/JP2914316B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-18 US US08/932,960 patent/US6078737A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1098107A (ja) | 1998-04-14 |
| US6078737A (en) | 2000-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2914316B2 (ja) | デザインルールチェック方法 | |
| JP2806831B2 (ja) | 半導体集積回路のデザインルールチェック方法 | |
| US6275971B1 (en) | Methods and apparatus for design rule checking | |
| US6732338B2 (en) | Method for comprehensively verifying design rule checking runsets | |
| US7013247B2 (en) | Method of designing forms of cable clamp and cables using three-dimensional CAD system, and computer readable storage medium storing relevant processes | |
| JP2002122978A (ja) | マスクデータの検証方法および検証プログラムを記録したコンピュータ読み取り可能な記録媒体 | |
| JP3256597B2 (ja) | 自動配置設計方法および自動配置設計装置 | |
| US6704695B1 (en) | Interactive optical proximity correction design method | |
| US20040143806A1 (en) | Wiring diagram verifying method, program, and apparatus | |
| JP2000099558A (ja) | デザインルールチェック方法及びシステム | |
| US20060138634A1 (en) | Method for determining the arrangement of contact surfaces on the active upper face of a semiconductor chip | |
| US7310791B2 (en) | Method for correcting layout errors | |
| JP2003337843A (ja) | 半導体集積回路のレイアウト検証方法および検証プログラム | |
| JP2536398B2 (ja) | プリント配線パタ―ンコ―ナ修正方法 | |
| US5889531A (en) | Graphic processing apparatus | |
| JP2786792B2 (ja) | 部品干渉検査装置、及びcadシステム | |
| US6838212B2 (en) | Method for producing scatter lines in mask structures for fabricating integrated electrical circuits | |
| JP3075012B2 (ja) | レイアウト検証装置及びレイアウト検証システム | |
| JP2535411B2 (ja) | 図形処理方法 | |
| JPH07243984A (ja) | 画像パターン検査装置 | |
| JPH05174099A (ja) | 配線レイアウト設計のためのエディタ | |
| JP2009146054A (ja) | 半導体集積回路のレイアウト作成装置及びレイアウト作成方法 | |
| JPH04111447A (ja) | 半導体集積回路のマスクパターンデータ処理装置 | |
| JPS62278672A (ja) | プリント基板の部品配置決定方法 | |
| JP3372945B2 (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090416 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100416 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |