JP2921135B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2921135B2 JP2921135B2 JP3017319A JP1731991A JP2921135B2 JP 2921135 B2 JP2921135 B2 JP 2921135B2 JP 3017319 A JP3017319 A JP 3017319A JP 1731991 A JP1731991 A JP 1731991A JP 2921135 B2 JP2921135 B2 JP 2921135B2
- Authority
- JP
- Japan
- Prior art keywords
- plating
- layer
- package substrate
- plating layer
- gold
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージのメッ
キ方法に関する。近年、電子機器の多機能化と高性能化
に伴いゲートアレイを中心とするASIC（Application Sp
ecific IC)が色々な用途に使用されている。
キ方法に関する。近年、電子機器の多機能化と高性能化
に伴いゲートアレイを中心とするASIC（Application Sp
ecific IC)が色々な用途に使用されている。
【０００２】こゝで、ASICは多くの入出力端子を必要と
することから、パッケージ形態としては多ピン化に適し
たPGA（Pin Grid Array Package) が多く用いられてい
る。 ところで、パッケージ基板が磁器(Ceramics)より
なるCPGA(Ceramic Pin Grid Array Package)は信頼性の
優れたパッケージとして現在使用されているが、一方で
は耐熱性と耐湿性を向上した有機絶縁材料の研究が進ん
で、ガラス-BT レジン( ガラス繊維を布状に編んだもの
にビスマレイミド・トリアジン共重合体を含浸させたも
の) やガラス- 変成ポリイミド樹脂を用いたプラスチッ
クパッケージ(PPGA,Plastic Pin Grid Array Package)
の実用化が進んでCPGAに較べて遜色のない信頼性を示す
に到っており、コスト低減の見地からCPGAに置き替わる
趨勢にある。
することから、パッケージ形態としては多ピン化に適し
たPGA（Pin Grid Array Package) が多く用いられてい
る。 ところで、パッケージ基板が磁器(Ceramics)より
なるCPGA(Ceramic Pin Grid Array Package)は信頼性の
優れたパッケージとして現在使用されているが、一方で
は耐熱性と耐湿性を向上した有機絶縁材料の研究が進ん
で、ガラス-BT レジン( ガラス繊維を布状に編んだもの
にビスマレイミド・トリアジン共重合体を含浸させたも
の) やガラス- 変成ポリイミド樹脂を用いたプラスチッ
クパッケージ(PPGA,Plastic Pin Grid Array Package)
の実用化が進んでCPGAに較べて遜色のない信頼性を示す
に到っており、コスト低減の見地からCPGAに置き替わる
趨勢にある。
【０００３】
【従来の技術】CPGAとPPGAを含め、PGA はパッケージ基
板の上部中央に半導体チップを搭載する凹部があり、こ
のチップ搭載部と入出力端子を構成するリードピンにメ
ッキが施されている。
板の上部中央に半導体チップを搭載する凹部があり、こ
のチップ搭載部と入出力端子を構成するリードピンにメ
ッキが施されている。
【０００４】図２はPPGAの構造を示す断面図であって、
パッケージ基板１の上部中央に凹部があり、この内面に
メッキ層２を設け、導体ペースト（例えば銀ペースト）
により半導体チップ３が装着されている。
パッケージ基板１の上部中央に凹部があり、この内面に
メッキ層２を設け、導体ペースト（例えば銀ペースト）
により半導体チップ３が装着されている。
【０００５】また、パッケージ基板１の上面には導体パ
ターン４が形成されており、この端はボンディングパッ
ドとなっていて、ボンディングワイヤ５により半導体チ
ップ３の周辺に設けられているパッドとワイヤボンディ
ングされている。
ターン４が形成されており、この端はボンディングパッ
ドとなっていて、ボンディングワイヤ５により半導体チ
ップ３の周辺に設けられているパッドとワイヤボンディ
ングされている。
【０００６】また、導体パターン４の他端はパッケージ
基板１に多数設けられているリードピン６と回路接続す
るよう構成されている。すなわち、パッケージ基板１に
は上部中央の凹部を中心として上面の導体パターン４と
回路接続する多数のスルーホールが設けられており、こ
のスルーホールにリードピン６を挿入し固定されてい
る。
基板１に多数設けられているリードピン６と回路接続す
るよう構成されている。すなわち、パッケージ基板１に
は上部中央の凹部を中心として上面の導体パターン４と
回路接続する多数のスルーホールが設けられており、こ
のスルーホールにリードピン６を挿入し固定されてい
る。
【０００７】また、パッケージ基板１の上部には金属性
のキャップ７が嵌入されて半導体チップ３を保護してい
る。次に、図１はCPGAの構造を示す断面図であって、パ
ッケージ基板11の上部中央に凹部があり、この内面にメ
ッキ層12を設け、導体ペースト（例えば銀ペースト）に
より半導体チップ13が装着されている。
のキャップ７が嵌入されて半導体チップ３を保護してい
る。次に、図１はCPGAの構造を示す断面図であって、パ
ッケージ基板11の上部中央に凹部があり、この内面にメ
ッキ層12を設け、導体ペースト（例えば銀ペースト）に
より半導体チップ13が装着されている。
【０００８】また、パッケージ基板11の上面にはボンデ
ィングパッドが形成されており、ボンディングワイヤ15
により半導体チップ13の周辺に設けられているパッドと
ワイヤボンディングされている。
ィングパッドが形成されており、ボンディングワイヤ15
により半導体チップ13の周辺に設けられているパッドと
ワイヤボンディングされている。
【０００９】またボンディングパッドは内層メタライズ
およびビアを通してパッケージ基板11に多数鑞付けされ
て設けられているリードピン16と回路接続するよう構成
されている。
およびビアを通してパッケージ基板11に多数鑞付けされ
て設けられているリードピン16と回路接続するよう構成
されている。
【００１０】更に、パッケージ基板11の上部には金属製
のキャップ17がシームウエルド法などで封止されていて
半導体チップ13を保護している。このような構造をとる
CPAGパッケージにおいてパッケージ基板11の中央凹部に
形成されるメッキ層12とリードピン16の表面に行われる
メッキにはニッケル（Ni) と金(Au)の二層メッキを行う
のを原則とし、具体的には、Niメッキにはワット浴が、
またAuメッキにはソフトAuメッキ( 例えばテンプレック
ス402)が使用さていた。
のキャップ17がシームウエルド法などで封止されていて
半導体チップ13を保護している。このような構造をとる
CPAGパッケージにおいてパッケージ基板11の中央凹部に
形成されるメッキ層12とリードピン16の表面に行われる
メッキにはニッケル（Ni) と金(Au)の二層メッキを行う
のを原則とし、具体的には、Niメッキにはワット浴が、
またAuメッキにはソフトAuメッキ( 例えばテンプレック
ス402)が使用さていた。
【００１１】こゝで、PGA パッケージの印刷配線基板へ
の装着法としては、 印刷配線基板に設けられている
スルーホール孔に挿入した後、フローソルダリングなど
の方法により熔着する。 印刷配線基板に設けられて
いるソケットに着脱可能の状態で装着する。の二つの場
合がある。
の装着法としては、 印刷配線基板に設けられている
スルーホール孔に挿入した後、フローソルダリングなど
の方法により熔着する。 印刷配線基板に設けられて
いるソケットに着脱可能の状態で装着する。の二つの場
合がある。
【００１２】こゝで、リードピンには鉄・ニッケル・コ
バルト(Fe-Ni-Co)合金よりなるコバールが多く使用され
ているが、の用途に対してはリードピンの上にNiメッ
キを施した後に半田浸漬を行い、この状態でユーザに供
給されて挿着されている。
バルト(Fe-Ni-Co)合金よりなるコバールが多く使用され
ているが、の用途に対してはリードピンの上にNiメッ
キを施した後に半田浸漬を行い、この状態でユーザに供
給されて挿着されている。
【００１３】また、の用途に対しては燐青銅などより
なるソケットの端子挿入部にNiとAuの二層メッキが施さ
れていることから、Niメッキに引き続いてソケットとの
微摺動腐食を防ぐためにAuメッキを行い、この状態でユ
ーザに供給されている。
なるソケットの端子挿入部にNiとAuの二層メッキが施さ
れていることから、Niメッキに引き続いてソケットとの
微摺動腐食を防ぐためにAuメッキを行い、この状態でユ
ーザに供給されている。
【００１４】然し、このようにして行うNiメッキとAuメ
ッキは半導体チップを装着するパッケージ基板のメッキ
層形成に主眼をおいてなされていることから、必ずしも
リードピンには適しておらず、そのためエージング後に
行う曲げ試験でクラックが発生したり、ソケットよりの
挿抜に当たって摩耗度が大きいなどの問題があった。
ッキは半導体チップを装着するパッケージ基板のメッキ
層形成に主眼をおいてなされていることから、必ずしも
リードピンには適しておらず、そのためエージング後に
行う曲げ試験でクラックが発生したり、ソケットよりの
挿抜に当たって摩耗度が大きいなどの問題があった。
【0015】
【発明が解決しようとする課題】従来のCPGAのメッキ工
程ではパッケージ基板に対するメッキとリードピンに対
するメッキとを同一工程で行い、パッケージ基板のメッ
キに焦点を合わせてメッキが行われていた。
程ではパッケージ基板に対するメッキとリードピンに対
するメッキとを同一工程で行い、パッケージ基板のメッ
キに焦点を合わせてメッキが行われていた。
【００１６】そのために、エージング後に行う曲げ試験
でリードピンにクラックが発生したり、ソケットよりの
挿抜に当たって摩耗度が大きいなどの問題があった。
でリードピンにクラックが発生したり、ソケットよりの
挿抜に当たって摩耗度が大きいなどの問題があった。
【００１７】
【課題を解決するための手段】上記の課題は、プラスチ
ックにより形成されたパッケージ基板と、該パッケージ
基板上のチップ搭載領域及び導体パターンに設けられた
第１のメッキ層と、該チップ搭載領域に搭載され該導体
パターンの一端と接続された半導体チップと、圧入法に
より該パッケージ基板に設けられ、該導体パターンの他
端と接続されたリードピンと、該リードピン上に設けら
れた第２のメッキ層とを有し、該第２のメッキ層の少な
くとも表層が、該第１のメッキ層よりも硬質メッキであ
ることを特徴とする半導体装置、及びプラスチックによ
り形成されたパッケージ基板上に所定の導体パターンを
形成する工程と、該パッケージ基板のチップ搭載予定領
域、及び該導体パターン上に第１のメッキ層を形成する
工程と、該第１のメッキ層が設けられた該チップ搭載予
定領域に半導体チップを搭載し、該半導体チップと該第
１のメッキ層が設けられた該導体パターンの一端とを接
続する工程と、リードピンに、該第１のメッキ層形成工
程とは別の工程により、該第１のメッキ層よりも硬質の
第２のメッキ層を形成する工程と、該リードピンを該パ
ッケージ基板に圧入する工程と、該リードピンと該第１
のメッキ層が設けられた該導体パターンの他端とを接続
する工程とを有することを特徴とする半導体装置の製造
方法によって解決される。
ックにより形成されたパッケージ基板と、該パッケージ
基板上のチップ搭載領域及び導体パターンに設けられた
第１のメッキ層と、該チップ搭載領域に搭載され該導体
パターンの一端と接続された半導体チップと、圧入法に
より該パッケージ基板に設けられ、該導体パターンの他
端と接続されたリードピンと、該リードピン上に設けら
れた第２のメッキ層とを有し、該第２のメッキ層の少な
くとも表層が、該第１のメッキ層よりも硬質メッキであ
ることを特徴とする半導体装置、及びプラスチックによ
り形成されたパッケージ基板上に所定の導体パターンを
形成する工程と、該パッケージ基板のチップ搭載予定領
域、及び該導体パターン上に第１のメッキ層を形成する
工程と、該第１のメッキ層が設けられた該チップ搭載予
定領域に半導体チップを搭載し、該半導体チップと該第
１のメッキ層が設けられた該導体パターンの一端とを接
続する工程と、リードピンに、該第１のメッキ層形成工
程とは別の工程により、該第１のメッキ層よりも硬質の
第２のメッキ層を形成する工程と、該リードピンを該パ
ッケージ基板に圧入する工程と、該リードピンと該第１
のメッキ層が設けられた該導体パターンの他端とを接続
する工程とを有することを特徴とする半導体装置の製造
方法によって解決される。
【００１８】
【作用】本発明はパッケージ基板に行うメッキとリード
ピンに行うメッキとをそれぞれ別個のメッキ浴を用い、
それぞれ最適なメッキを行うものである。
ピンに行うメッキとをそれぞれ別個のメッキ浴を用い、
それぞれ最適なメッキを行うものである。
【００１９】すなわち、CPGAの製造工程はセラミック基
板に設けてあるビア部にリードピンを銀鑞などを用いて
鑞付けを行う必要から、約800 ℃の高温処理が必要であ
り、そのためメッキ処理はリードピンの熔着固定後に行
う必要があり、そのため、パッケージ基板に行うメッキ
とリードピンに行うメッキを同一工程で前者に適する条
件でメッキが行われていた。
板に設けてあるビア部にリードピンを銀鑞などを用いて
鑞付けを行う必要から、約800 ℃の高温処理が必要であ
り、そのためメッキ処理はリードピンの熔着固定後に行
う必要があり、そのため、パッケージ基板に行うメッキ
とリードピンに行うメッキを同一工程で前者に適する条
件でメッキが行われていた。
【００２０】然し、PPGAにおいては、リードピンの装着
を圧入法( プレスフィット) で行うことができ、高温処
理による品質の低下を招くことがないことから、リード
ピンのメッキを最適なメッキ浴を用いて別個に行うこと
により従来の問題点を解決するものである。
を圧入法( プレスフィット) で行うことができ、高温処
理による品質の低下を招くことがないことから、リード
ピンのメッキを最適なメッキ浴を用いて別個に行うこと
により従来の問題点を解決するものである。
【００２１】すなわち、従来、CPGAではパッケージ基板
およびリードピンに対するメッキ浴として、Niメッキに
は次の浴組成をとるワット浴が用いられ、ビッカース硬
度が140 〜160 で残存応力が約1260kg／cm2 のNi膜を２
〜８μm の厚さに形成していた。
およびリードピンに対するメッキ浴として、Niメッキに
は次の浴組成をとるワット浴が用いられ、ビッカース硬
度が140 〜160 で残存応力が約1260kg／cm2 のNi膜を２
〜８μm の厚さに形成していた。
【００２２】 ワット浴組成： 硫酸ニッケル 330 ｇ／リットル 塩化ニッケル 45 〃 硼酸 38 〃 また、Auメッキには通称"ソフト金メッキ "例えば商品
名テンペレックス402 (日本エレクトロプレーティング
・エンジニヤース社)を用い、ビッカース硬度が50〜80
のAu膜を1.5 〜4.0μm の厚さに形成していた。
名テンペレックス402 (日本エレクトロプレーティング
・エンジニヤース社)を用い、ビッカース硬度が50〜80
のAu膜を1.5 〜4.0μm の厚さに形成していた。
【００２３】そのため、チップ付け性やワイヤボンディ
ング性については全く問題はないが、Niメッキの残存応
力が大きいためにエージング後の曲げ試験でメッキクラ
ックが発生し易く、また、Auメッキの硬度が小さいため
にソケットの挿抜で摩耗が甚だしいと云う問題があっ
た。
ング性については全く問題はないが、Niメッキの残存応
力が大きいためにエージング後の曲げ試験でメッキクラ
ックが発生し易く、また、Auメッキの硬度が小さいため
にソケットの挿抜で摩耗が甚だしいと云う問題があっ
た。
【００２４】そこで、本発明ではPPGAパッケージ基板の
メッキはCuメッキを10〜20μm の厚さに形成した後、従
来のNi,Auメッキ浴を用いて行い、一方、リードピンに
対するメッキ浴として、Niメッキについてはスルファミ
ン酸浴のように残存応力が約35kg／cm2 と少なく、ビッ
カース硬度が250 〜350 と大きいNi膜を生ずる浴を用
い、また、Auメッキ浴としてはAu-Co 系やAu-Ni 系のよ
うな通称"ハード金メッキ "と言われるAu合金メッキ浴
を使用することにより硬度の大きなAu膜を得るものであ
る。
メッキはCuメッキを10〜20μm の厚さに形成した後、従
来のNi,Auメッキ浴を用いて行い、一方、リードピンに
対するメッキ浴として、Niメッキについてはスルファミ
ン酸浴のように残存応力が約35kg／cm2 と少なく、ビッ
カース硬度が250 〜350 と大きいNi膜を生ずる浴を用
い、また、Auメッキ浴としてはAu-Co 系やAu-Ni 系のよ
うな通称"ハード金メッキ "と言われるAu合金メッキ浴
を使用することにより硬度の大きなAu膜を得るものであ
る。
【００２５】 スルファミン酸浴： スルファミン酸ニッケル 450 ｇ／リットル 硼酸 30 〃 ハード金メッキ浴： Au-Co 系液( オートロネクスＣ） ビッカース硬度 200 〜240 Au-Ni 系液( オートロネクスＮ） ビッカース硬度 160 〜200 Au-Ni 系液( オートロネクスＮＷ） 390 〜430 （何れも日本エレクトロプレーティング・エンジニヤース社製） また、Auメッキの厚さもPPGAではパッケージ基板のチッ
プ付けステージ部やワイヤボンディングパッド形成部で
は少なくとも1.0 μmの厚さがないとボンディング性が
低下するが、リードピンはオーミックコンタクトを得れ
ばよく、これほどの厚さを必要としない。
プ付けステージ部やワイヤボンディングパッド形成部で
は少なくとも1.0 μmの厚さがないとボンディング性が
低下するが、リードピンはオーミックコンタクトを得れ
ばよく、これほどの厚さを必要としない。
【００２６】本発明はこのようにパッケージ基板とリー
ドピンを別個にメッキすることにより従来の問題点を解
決するものである。なお、Auメッキの下地メッキとして
パラジウム(Pd)メッキを行えばAuメッキの厚さを更に薄
くすることが可能である。
ドピンを別個にメッキすることにより従来の問題点を解
決するものである。なお、Auメッキの下地メッキとして
パラジウム(Pd)メッキを行えばAuメッキの厚さを更に薄
くすることが可能である。
【００２７】
【実施例】実施例１ PPGAパッケージ基板のメッキとしてCuメッキを15μm 形
成した後、Niメッキはワット浴を用いて7.5μm の厚さ
に形成し、Auメッキはテンペレックス402 を用いて1.5
μm の厚さに形成した。
成した後、Niメッキはワット浴を用いて7.5μm の厚さ
に形成し、Auメッキはテンペレックス402 を用いて1.5
μm の厚さに形成した。
【００２８】一方、リードピンとしては径0.46mmのコバ
ールにスルファミン酸浴を用いてNiを３μm の厚さにメ
ッキした後、Auメッキ浴としてオートロネックＣを用
い、Au-Co 系のハード金を0.5μm の厚さに形成したも
のを用いた。
ールにスルファミン酸浴を用いてNiを３μm の厚さにメ
ッキした後、Auメッキ浴としてオートロネックＣを用
い、Au-Co 系のハード金を0.5μm の厚さに形成したも
のを用いた。
【００２９】このようにして形成したパッケージは挿抜
を繰り返しても従来のような摩耗がなく、また、曲げ試
験を行ってもクラックの発生は認められなかった。 実施例２ PPGAパッケージ基板のメッキとしてCuメッキを15μm 形
成した後、Niメッキはワット浴を用いて7.5μm の厚さ
に形成し、Auメッキはテンペレックス402 を用いて1.5
μm の厚さに形成した。
を繰り返しても従来のような摩耗がなく、また、曲げ試
験を行ってもクラックの発生は認められなかった。 実施例２ PPGAパッケージ基板のメッキとしてCuメッキを15μm 形
成した後、Niメッキはワット浴を用いて7.5μm の厚さ
に形成し、Auメッキはテンペレックス402 を用いて1.5
μm の厚さに形成した。
【００３０】一方、リードピンとしては径0.46mmのコバ
ールにスルファミン酸浴を用いてNiを３μm の厚さにメ
ッキした後、Pdメッキを0.5μm の厚さに行って後、Au
メッキ浴としてオートロネクスＮＷを用い、Au-Ni 系の
ハード金を0.2μm の厚さに形成したものを用いた。
ールにスルファミン酸浴を用いてNiを３μm の厚さにメ
ッキした後、Pdメッキを0.5μm の厚さに行って後、Au
メッキ浴としてオートロネクスＮＷを用い、Au-Ni 系の
ハード金を0.2μm の厚さに形成したものを用いた。
【００３１】このようにして形成したパッケージは挿抜
を繰り返しても従来のような摩耗がなく、また、曲げ試
験を行ってもクラックの発生は認められなかった。
を繰り返しても従来のような摩耗がなく、また、曲げ試
験を行ってもクラックの発生は認められなかった。
【００３２】
【発明の効果】以上記したように本発明の実施によりリ
ードピンのクラック発生がなく、ソケットの挿抜を繰り
返す場合のAuの摩耗が減少し、また、リードピンを直接
に印刷配線基板に挿着する場合でも半田付け性を向上す
ることができ、信頼性を向上することができる。
ードピンのクラック発生がなく、ソケットの挿抜を繰り
返す場合のAuの摩耗が減少し、また、リードピンを直接
に印刷配線基板に挿着する場合でも半田付け性を向上す
ることができ、信頼性を向上することができる。
【図１】CPGAの構成を説明する断面図である。
【図２】PPGAの構成を説明する断面図である。
１，11 パッケージ基板 ２，12 メッキ層 ３，13 半導体チップ ５，15 ボンディングワイヤ ６，16 リードピン ７，17 キャップ
Claims (4)
- 【請求項１】 プラスチックにより形成されたパッケー
ジ基板と、 該パッケージ基板上のチップ搭載領域及び導体パターン
に設けられた第１のメッキ層と、 該チップ搭載領域に搭載され該導体パターンの一端と接
続された半導体チップと、圧入法により 該パッケージ基板に設けられ、該導体パタ
ーンの他端と接続されたリードピンと、 該リードピン上に設けられた第２のメッキ層とを有し、 該第２のメッキ層の少なくとも表層が、該第１のメッキ
層よりも硬質メッキであることを特徴とする半導体装
置。 - 【請求項２】 前記第１のメッキ層が、銅，ニッケル及
び金をこの順序で被着した三層メッキから構成され、前
記第２のメッキ層が、ニッケルと金をこの順序で被着し
た二層メッキから構成され、該三層メッキの金メッキが
ソフト金メッキ浴で形成され、該二層メッキの金メッキ
がハード金メッキ浴で形成されたものであることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記第１のメッキ層が、銅，ニッケル及
び金をこの順序で被着した三層メッキから構成され、前
記第２のメッキ層が、金メッキから構成され、該三層メ
ッキの金メッキがソフト金メッキ浴で形成され、該第２
のメッキ層の金メッキがハード金メッキ浴で形成された
ものであることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 プラスチックにより形成されたパッケー
ジ基板上に所定の導体パターンを形成する工程と、 該パッケージ基板のチップ搭載予定領域、及び該導体パ
ターン上に第１のメッキ層を形成する工程と、該第１のメッキ層が設けられた 該チップ搭載予定領域に
半導体チップを搭載し、該半導体チップと該第１のメッ
キ層が設けられた該導体パターンの一端とを接続する工
程と、リードピンに、該第１のメッキ層形成工程とは別の工程
により、該第１のメッ キ層よりも硬質の第２のメッキ層
を形成する工程と、 該 リードピンを該パッケージ基板に圧入する工程と、該リードピンと該第１のメッキ層が設けられた 該導体パ
ターンの他端とを接続する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017319A JP2921135B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017319A JP2921135B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256350A JPH04256350A (ja) | 1992-09-11 |
| JP2921135B2 true JP2921135B2 (ja) | 1999-07-19 |
Family
ID=11940708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017319A Expired - Lifetime JP2921135B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921135B2 (ja) |
-
1991
- 1991-02-08 JP JP3017319A patent/JP2921135B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04256350A (ja) | 1992-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990330 |