JP2937655B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2937655B2 JP2937655B2 JP4282632A JP28263292A JP2937655B2 JP 2937655 B2 JP2937655 B2 JP 2937655B2 JP 4282632 A JP4282632 A JP 4282632A JP 28263292 A JP28263292 A JP 28263292A JP 2937655 B2 JP2937655 B2 JP 2937655B2
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims description 4
- 102100039497 Choline transporter-like protein 3 Human genes 0.000 description 6
- 101000889279 Homo sapiens Choline transporter-like protein 3 Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000013481 data capture Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は論理用の半導体集積回路
に関する。
に関する。
【０００２】
【従来の技術】従来の論理用の半導体集積回路の例を図
３に、その各部の波形を表わしたタイムチャートを図４
に示す。Ｉ０００〜Ｉ００３は入力部端子で、４ビット
のフリップフロップＢ４の入力１〜４に接続している。
ＣＬＫは入力クロックで、カウンタＢ３，フリップフロ
ップＢ４及びＢ１３のクロック入力５に接続している。
ＲＳＴは入力リセットで、インバータＢ２の入力１と、
フリップフロップＢ４及びＢ１３のリセット入力６に接
続している。ＬＯＡＤはフレームリセット入力で、カウ
ンタＢ３のロード入力７に接続している。ＣＴＬ０〜Ｃ
ＴＬ３はドロップ入力データで、ＥＸＣＬＵＳＩＶＥ
ＮＯＲ（ＥＸ−ＮＯＲ）ゲートＢ９〜Ｂ１２の入力２に
接続している。Ｂ１はクランプ素子で、その出力００１
はカウンタＢ３の入力８，９に接続されている。また、
出力００２はカウンタＢ３の入力１〜４，マルチプレク
サＢ５〜Ｂ８の入力４に接続されている。インバータＢ
２はカウンタＢ３の入力６に接続されている。４ビット
のフリップフロップＢ４の出力００１〜００４はマルチ
プレクサＢ５〜Ｂ８の入力２に接続している。カウンタ
Ｂ３の出力００１〜００４はＥＸ−ＮＯＲゲートＢ９〜
Ｂ１２の入力１に接続されている。ＥＸ−ＮＯＲゲート
Ｂ９〜Ｂ１２の出力００１はＡＮＤゲートＢ１４の１〜
４に接続されている。ＡＮＤゲートＢ１４の出力００１
はマルチプレクサＢ５〜Ｂ８の入力３に接続されてい
る。マルチプレクサＢ５〜Ｂ８の出力００１はそれぞれ
フリップフロップＢ１３の入力１〜４に接続している。
４ビットのフリップフロップＢ１３の出力００１〜００
４は出力外部端子Ｏ０００〜Ｏ００３に接続している。
また、出力００５〜００８はインバータＢ１５〜Ｂ１８
の入力１に接続している。インバータＢ１５〜Ｂ１８の
出力００１はマルチプレクサＢ５〜Ｂ８の入力１に接続
している。
３に、その各部の波形を表わしたタイムチャートを図４
に示す。Ｉ０００〜Ｉ００３は入力部端子で、４ビット
のフリップフロップＢ４の入力１〜４に接続している。
ＣＬＫは入力クロックで、カウンタＢ３，フリップフロ
ップＢ４及びＢ１３のクロック入力５に接続している。
ＲＳＴは入力リセットで、インバータＢ２の入力１と、
フリップフロップＢ４及びＢ１３のリセット入力６に接
続している。ＬＯＡＤはフレームリセット入力で、カウ
ンタＢ３のロード入力７に接続している。ＣＴＬ０〜Ｃ
ＴＬ３はドロップ入力データで、ＥＸＣＬＵＳＩＶＥ
ＮＯＲ（ＥＸ−ＮＯＲ）ゲートＢ９〜Ｂ１２の入力２に
接続している。Ｂ１はクランプ素子で、その出力００１
はカウンタＢ３の入力８，９に接続されている。また、
出力００２はカウンタＢ３の入力１〜４，マルチプレク
サＢ５〜Ｂ８の入力４に接続されている。インバータＢ
２はカウンタＢ３の入力６に接続されている。４ビット
のフリップフロップＢ４の出力００１〜００４はマルチ
プレクサＢ５〜Ｂ８の入力２に接続している。カウンタ
Ｂ３の出力００１〜００４はＥＸ−ＮＯＲゲートＢ９〜
Ｂ１２の入力１に接続されている。ＥＸ−ＮＯＲゲート
Ｂ９〜Ｂ１２の出力００１はＡＮＤゲートＢ１４の１〜
４に接続されている。ＡＮＤゲートＢ１４の出力００１
はマルチプレクサＢ５〜Ｂ８の入力３に接続されてい
る。マルチプレクサＢ５〜Ｂ８の出力００１はそれぞれ
フリップフロップＢ１３の入力１〜４に接続している。
４ビットのフリップフロップＢ１３の出力００１〜００
４は出力外部端子Ｏ０００〜Ｏ００３に接続している。
また、出力００５〜００８はインバータＢ１５〜Ｂ１８
の入力１に接続している。インバータＢ１５〜Ｂ１８の
出力００１はマルチプレクサＢ５〜Ｂ８の入力１に接続
している。
【０００３】よって、図４に示すように、Ｉ０００〜Ｉ
００３からくる入力データを、カウンタＢ３の出力００
１〜００４とＣＴＬ０〜ＣＴＬ３の値とが一致した時、
フリップフロップＢ１３の入力１〜４に転送され、次に
一致するまで、出力外部端子Ｏ０００〜Ｏ００３のデー
タを保得する。
００３からくる入力データを、カウンタＢ３の出力００
１〜００４とＣＴＬ０〜ＣＴＬ３の値とが一致した時、
フリップフロップＢ１３の入力１〜４に転送され、次に
一致するまで、出力外部端子Ｏ０００〜Ｏ００３のデー
タを保得する。
【０００４】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、カウンタＢ３が４ビットカウンタのた
め、カウンタＢ３の値とＣＴＬ０〜３の値とが一致する
のは、ＣＬＫが２4 ＝１６クロック周期に１回であり、
ＣＴＬ０〜３の値を０〜１５まで変えてデータ取り込み
動作を確認するには、１６×１６＝２５６ものクロック
数を必要することになり、前述したビット数が大きいほ
ど、ぼう大なテストパターンが必要になる。
体集積回路では、カウンタＢ３が４ビットカウンタのた
め、カウンタＢ３の値とＣＴＬ０〜３の値とが一致する
のは、ＣＬＫが２4 ＝１６クロック周期に１回であり、
ＣＴＬ０〜３の値を０〜１５まで変えてデータ取り込み
動作を確認するには、１６×１６＝２５６ものクロック
数を必要することになり、前述したビット数が大きいほ
ど、ぼう大なテストパターンが必要になる。
【０００５】本発明の目的は、半導体集積回路の動作試
験で、より少ないパターン数で機能を洗うことが可能な
半導体集積回路を提供することにある。
験で、より少ないパターン数で機能を洗うことが可能な
半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、複数ビットを入力する第１のラッチ回路と、周期的
にカウントアップされるカウンタ回路と、前記カウンタ
回路の出力と複数の制御入力とを比較しこれらが一致し
たときに検出出力するデータ入力一致検出回路と、所定
の試験値が入力されたときに限り前記データ入力一致検
出回路の出力を通過させるゲート回路と、前記第１のラ
ッチ回路及び前記ゲート回路の出力を入力しこのゲート
回路の出力が「０」のときには入力データを保持し
「１」のときには入力データを出力するセレクタ回路
と、前記セレクタ回路から入力された複数ビットを出力
する第２のラッチ回路とを備える構成である。
は、複数ビットを入力する第１のラッチ回路と、周期的
にカウントアップされるカウンタ回路と、前記カウンタ
回路の出力と複数の制御入力とを比較しこれらが一致し
たときに検出出力するデータ入力一致検出回路と、所定
の試験値が入力されたときに限り前記データ入力一致検
出回路の出力を通過させるゲート回路と、前記第１のラ
ッチ回路及び前記ゲート回路の出力を入力しこのゲート
回路の出力が「０」のときには入力データを保持し
「１」のときには入力データを出力するセレクタ回路
と、前記セレクタ回路から入力された複数ビットを出力
する第２のラッチ回路とを備える構成である。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】本発明の一実施例の回路図を図１に、その
各部の波形を表わしたタイムチャートを図２に示す。Ｉ
０００〜Ｉ００３は入力外部端子であり、４ビットのフ
リップフロップＡ４のデータ入力１〜４に接続してい
る。ＣＬＫはクロック入力であり、カウンタＡ３，フリ
ップフロップＡ４及びＡ１３のクロック５に接続してい
る。ＲＳＴはリセット入力であり、フリップフロップＡ
４及びＡ１３のリセット入力６とインバータＡ２の入力
１に接続している。インバータＡ２の出力１はカウンタ
Ａ３の入力６に接続している。ＬＯＡＤはフレームリセ
ット入力であり、カウンタＡ３のロード入力７に接続し
ている。ＣＴＬ０〜ＣＴＬ３はドロップ入力データであ
り、ＥＸＣＬＵＳＩＶＥ ＮＯＲ（ＥＸ−ＮＯＲ）ゲー
トＡ９〜Ａ１２の入力２に接続している。ＴＥＳＴはテ
ストモード切り換え入力で、ＯＲゲートＡ１９の入力２
に接続している。Ａ１はクランプ素子で、その出力００
１はカウンタＡ３の入力８，９に接続している。また、
出力００２はカウンタＡ３の入力１〜４と、マルチプレ
クサＡ５〜Ａ８の入力４に接続している。カウンタＡ３
の出力００１〜００４はＥＸ−ＮＯＲゲートＡ９〜Ａ１
２の入力１に接続している。ＥＸ−ＮＯＲゲートＡ９〜
Ａ１２の出力００１はそれぞれＡＮＤゲートＡ１４の入
力１〜４に接続している。ＡＮＤゲートＡ１４の出力０
０１はＯＲゲートＡ１９の入力１に接続している。ＯＲ
ゲートＡ１９の出力００１はマルチプレクサＡ５〜Ａ８
の入力３に接続している。４ビットのフリップフロップ
Ａ４の出力００１〜００４はマルチプレクサＡ５〜Ａ８
の入力２に接続している。マルチプレクサＡ５〜Ａ８の
出力００１はそれぞれフリップフロップＡ１３の入力１
〜４に接続している。フリップフロップＡ１３の出力０
０１〜００４は出力外部端子Ｏ０００〜Ｏ００３に接続
している。また、出力００５〜００８はインバータＡ１
５〜Ａ１８の入力１に接続している。インバータＡ１５
〜Ａ１８の出力００１はそれぞれマルチプレクサＡ５〜
Ａ８の入力１に接続している。 よって、図２に示すよ
うにＴＥＳＴ端子が「０」の時は、Ｉ０００〜Ｉ００３
の入力データを、カウンタＡ３の出力００１〜００４と
ＣＴＬ０〜３のドロップ入力データが一致した時だけ、
４ビットのフリップフロップＡ１３のデータ入力１〜４
に転送され、次に一致するまで、Ｏ０００〜Ｏ００３の
出力外部端子のデータは保得される。一方、ＴＥＳＴ端
子が「０」から「１」になると、カウンタ出力とＣＴＬ
０〜ＣＴＬ３のデータが一致しなくても、マルチプレク
サＡ５〜Ａ８の入力３にたえず「１」が入力されるの
で、ＣＴＬ０〜ＣＴＬ３のデータが変化しなくても、Ｉ
０００〜Ｉ００３のデータをドロップし、Ｏ０００〜Ｏ
００３へ出力することができる。
各部の波形を表わしたタイムチャートを図２に示す。Ｉ
０００〜Ｉ００３は入力外部端子であり、４ビットのフ
リップフロップＡ４のデータ入力１〜４に接続してい
る。ＣＬＫはクロック入力であり、カウンタＡ３，フリ
ップフロップＡ４及びＡ１３のクロック５に接続してい
る。ＲＳＴはリセット入力であり、フリップフロップＡ
４及びＡ１３のリセット入力６とインバータＡ２の入力
１に接続している。インバータＡ２の出力１はカウンタ
Ａ３の入力６に接続している。ＬＯＡＤはフレームリセ
ット入力であり、カウンタＡ３のロード入力７に接続し
ている。ＣＴＬ０〜ＣＴＬ３はドロップ入力データであ
り、ＥＸＣＬＵＳＩＶＥ ＮＯＲ（ＥＸ−ＮＯＲ）ゲー
トＡ９〜Ａ１２の入力２に接続している。ＴＥＳＴはテ
ストモード切り換え入力で、ＯＲゲートＡ１９の入力２
に接続している。Ａ１はクランプ素子で、その出力００
１はカウンタＡ３の入力８，９に接続している。また、
出力００２はカウンタＡ３の入力１〜４と、マルチプレ
クサＡ５〜Ａ８の入力４に接続している。カウンタＡ３
の出力００１〜００４はＥＸ−ＮＯＲゲートＡ９〜Ａ１
２の入力１に接続している。ＥＸ−ＮＯＲゲートＡ９〜
Ａ１２の出力００１はそれぞれＡＮＤゲートＡ１４の入
力１〜４に接続している。ＡＮＤゲートＡ１４の出力０
０１はＯＲゲートＡ１９の入力１に接続している。ＯＲ
ゲートＡ１９の出力００１はマルチプレクサＡ５〜Ａ８
の入力３に接続している。４ビットのフリップフロップ
Ａ４の出力００１〜００４はマルチプレクサＡ５〜Ａ８
の入力２に接続している。マルチプレクサＡ５〜Ａ８の
出力００１はそれぞれフリップフロップＡ１３の入力１
〜４に接続している。フリップフロップＡ１３の出力０
０１〜００４は出力外部端子Ｏ０００〜Ｏ００３に接続
している。また、出力００５〜００８はインバータＡ１
５〜Ａ１８の入力１に接続している。インバータＡ１５
〜Ａ１８の出力００１はそれぞれマルチプレクサＡ５〜
Ａ８の入力１に接続している。 よって、図２に示すよ
うにＴＥＳＴ端子が「０」の時は、Ｉ０００〜Ｉ００３
の入力データを、カウンタＡ３の出力００１〜００４と
ＣＴＬ０〜３のドロップ入力データが一致した時だけ、
４ビットのフリップフロップＡ１３のデータ入力１〜４
に転送され、次に一致するまで、Ｏ０００〜Ｏ００３の
出力外部端子のデータは保得される。一方、ＴＥＳＴ端
子が「０」から「１」になると、カウンタ出力とＣＴＬ
０〜ＣＴＬ３のデータが一致しなくても、マルチプレク
サＡ５〜Ａ８の入力３にたえず「１」が入力されるの
で、ＣＴＬ０〜ＣＴＬ３のデータが変化しなくても、Ｉ
０００〜Ｉ００３のデータをドロップし、Ｏ０００〜Ｏ
００３へ出力することができる。
【０００９】
【発明の効果】以上説明した様に本発明では、半導体集
積回路の動作試験において、理論的にどうしても、多く
のパターン数が必要な時に、より少ないパターンで、機
能を洗うことができるという効果があり、テストパター
ンの縮小，テストパターン回路によるゲート数及び外部
端子を減らすことができる。
積回路の動作試験において、理論的にどうしても、多く
のパターン数が必要な時に、より少ないパターンで、機
能を洗うことができるという効果があり、テストパター
ンの縮小，テストパターン回路によるゲート数及び外部
端子を減らすことができる。
【図１】本発明の一実施例の回路図である。
【図２】図１の各部における波形を示すタイムチャート
である。
である。
【図３】従来の半導体集積回路の回路図である。
【図４】図３の各部における波形を示すタイムチャート
である。
である。
【符号の説明】 Ａ１ クランプ素子 Ａ２，Ａ１５〜Ａ１８ インバータ Ａ３ カウンタ Ａ４，Ａ１３ フリップフロップ Ａ５〜Ａ８ マルチプレクサ Ａ９〜Ａ１２ ＥＸＣＬＵＳＩＶＥ−ＮＯＲゲート Ａ１４ ＡＮＤゲート Ａ１９ ＯＲゲート ＣＴＬ０〜ＣＴＬ３ ドロップ入力データ ＣＬＫ クロック入力 Ｉ０００〜Ｉ００３ 入力外部端子 ＬＯＡＤ フレームリセット入力 ＲＳＴ リセット入力 ＴＥＳＴ テストモード切り換え入力 Ｏ０００〜Ｏ００３ 出力外部端子
Claims (1)
- 【請求項１】 複数ビットを入力する第１のラッチ回路
と、周期的にカウントアップされるカウンタ回路と、前
記カウンタ回路の出力と複数の制御入力とを比較しこれ
らが一致したときに検出出力するデータ入力一致検出回
路と、所定の試験値が入力されたときに限り前記データ
入力一致検出回路の出力を通過させるゲート回路と、前
記第１のラッチ回路及び前記ゲート回路の出力を入力し
このゲート回路の出力が「０」のときには入力データを
保持し「１」のときには入力データを出力するセレクタ
回路と、前記セレクタ回路から入力された複数ビットを
出力する第２のラッチ回路とを備えることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282632A JP2937655B2 (ja) | 1992-10-21 | 1992-10-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282632A JP2937655B2 (ja) | 1992-10-21 | 1992-10-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06130133A JPH06130133A (ja) | 1994-05-13 |
| JP2937655B2 true JP2937655B2 (ja) | 1999-08-23 |
Family
ID=17655048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282632A Expired - Lifetime JP2937655B2 (ja) | 1992-10-21 | 1992-10-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937655B2 (ja) |
-
1992
- 1992-10-21 JP JP4282632A patent/JP2937655B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06130133A (ja) | 1994-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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