JPH0653819A - 同期式カウンタ - Google Patents
同期式カウンタInfo
- Publication number
- JPH0653819A JPH0653819A JP20505592A JP20505592A JPH0653819A JP H0653819 A JPH0653819 A JP H0653819A JP 20505592 A JP20505592 A JP 20505592A JP 20505592 A JP20505592 A JP 20505592A JP H0653819 A JPH0653819 A JP H0653819A
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- JP
- Japan
- Prior art keywords
- gate
- turned
- counter
- transfer gate
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】 ロード信号を“Ｈ”状態にし、トランスファ
ゲート３がオフし、トランスファゲート２がオンするた
め、ロードデータ端子１からロードデータが入力され、
クロック信号に同期し、出力される。また、ロード信号
を“Ｌ”状態にし、トランスファゲート３をオンし、ト
ランスファゲート２をオフすることにゆり、カウントモ
ードに切り換え、クロック信号ＣＫに同期して、カウン
ト動作を行う。 【効果】 論理ゲートを用いず、トランスファゲートを
用いるので、ＬＳＩに組み込む際のレイアウトを容易に
行うことができ、高集積化が可能になると共に、通過ゲ
ート数が減少するので高速化が可能になる。
ゲート３がオフし、トランスファゲート２がオンするた
め、ロードデータ端子１からロードデータが入力され、
クロック信号に同期し、出力される。また、ロード信号
を“Ｌ”状態にし、トランスファゲート３をオンし、ト
ランスファゲート２をオフすることにゆり、カウントモ
ードに切り換え、クロック信号ＣＫに同期して、カウン
ト動作を行う。 【効果】 論理ゲートを用いず、トランスファゲートを
用いるので、ＬＳＩに組み込む際のレイアウトを容易に
行うことができ、高集積化が可能になると共に、通過ゲ
ート数が減少するので高速化が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、同期式カウンタに関す
るものであり、更に詳しくは、該カウンタのデータセレ
クタ部に関するものである。
るものであり、更に詳しくは、該カウンタのデータセレ
クタ部に関するものである。
【０００２】
【従来の技術】図２は従来の同期式アッブカウンタの構
成を示し、図３は従来のデータセレクタ回路の構成を示
す。
成を示し、図３は従来のデータセレクタ回路の構成を示
す。
【０００３】図２において、Ｄフリップフロップ３１ａ
〜３１ｃにクロック信号ＣＫが供給される毎に、データ
セレクタ３２ａ〜３２ｃより供給されるデータが、Ｄフ
リップフロップ３１ａ〜３１ｃのデータ端子Ｄよりラッ
チされて、出力端子Ｑより出力され、リセット端子Ｒに
クリア信号ＣＬＲが入力されると出力端子Ｑは“Ｌ”状
態となり、リセットされる。
〜３１ｃにクロック信号ＣＫが供給される毎に、データ
セレクタ３２ａ〜３２ｃより供給されるデータが、Ｄフ
リップフロップ３１ａ〜３１ｃのデータ端子Ｄよりラッ
チされて、出力端子Ｑより出力され、リセット端子Ｒに
クリア信号ＣＬＲが入力されると出力端子Ｑは“Ｌ”状
態となり、リセットされる。
【０００４】また、データセレクタ３２ａ〜３２ｃのセ
レクト端子Ｓに“Ｈ”状態のロード信号ＬＯＤが入力さ
れると、ロードデータ入力端子３３ａ〜３３ｃからのロ
ードデータがデータセレクタ３２ａ〜３２ｃの端子Ｙか
ら出力され、これがクロック信号ＣＫに同期して、Ｄフ
リップフロップ３１ａ〜３１ｃにラッチされ、カウンタ
ロード値としてカウンタ出力Ｑａ〜Ｑｃになる。
レクト端子Ｓに“Ｈ”状態のロード信号ＬＯＤが入力さ
れると、ロードデータ入力端子３３ａ〜３３ｃからのロ
ードデータがデータセレクタ３２ａ〜３２ｃの端子Ｙか
ら出力され、これがクロック信号ＣＫに同期して、Ｄフ
リップフロップ３１ａ〜３１ｃにラッチされ、カウンタ
ロード値としてカウンタ出力Ｑａ〜Ｑｃになる。
【０００５】更に、データセレクタ３２ａ〜３２ｃセレ
クト端子Ｓに“Ｌ”状態のロード信号が入力されると、
カウントモードとなり、データセレクタ３２ａ〜３２ｃ
の端子Ｙよりデータ入力端子Ａからの入力信号が出力さ
れて、カウンタ出力Ｑａ〜Ｑｃとなる。
クト端子Ｓに“Ｌ”状態のロード信号が入力されると、
カウントモードとなり、データセレクタ３２ａ〜３２ｃ
の端子Ｙよりデータ入力端子Ａからの入力信号が出力さ
れて、カウンタ出力Ｑａ〜Ｑｃとなる。
【０００６】
【発明が解決しようとする課題】上記従来の同期式カウ
ンタにおいて、データセレクタ回路は、例えば、図３に
示すようにインバータ４０，アンドゲート４１及びノア
ゲート４２の論理ゲートで構成されており、またイクス
クルージブノアゲート３６が用いられているため、回路
構成素子が多く、配線も複雑になり、高速化が妨げられ
ていた。また、例えば、ＬＳＩに組み込む際にレイアウ
トが容易ではなく、高集積化の妨げにもなっていた。
ンタにおいて、データセレクタ回路は、例えば、図３に
示すようにインバータ４０，アンドゲート４１及びノア
ゲート４２の論理ゲートで構成されており、またイクス
クルージブノアゲート３６が用いられているため、回路
構成素子が多く、配線も複雑になり、高速化が妨げられ
ていた。また、例えば、ＬＳＩに組み込む際にレイアウ
トが容易ではなく、高集積化の妨げにもなっていた。
【０００７】本発明は、回路構成素子を減らし、信号の
ゲート通過数を減らすことにより、高集積化及び高速化
が可能な同期式カウンタを提供することを目的とする。
ゲート通過数を減らすことにより、高集積化及び高速化
が可能な同期式カウンタを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の同期式カウンタ
は、ロードデータが通過する第１トランスファゲートの
ゲートとカウントデータ通過する第２トランスファゲー
トのゲートとに互いに逆の状態の信号を入力することに
より、ロードデータを出力するのか、カウントデータを
出力するのかを選択する選択手段を有することを特徴と
するものである。
は、ロードデータが通過する第１トランスファゲートの
ゲートとカウントデータ通過する第２トランスファゲー
トのゲートとに互いに逆の状態の信号を入力することに
より、ロードデータを出力するのか、カウントデータを
出力するのかを選択する選択手段を有することを特徴と
するものである。
【０００９】
【作用】上記本発明を用いることにより、データセレク
タ回路の回路構成素子数が減少し、ＬＳＩに組み込む際
のレイアウトを容易におこなうことができる。
タ回路の回路構成素子数が減少し、ＬＳＩに組み込む際
のレイアウトを容易におこなうことができる。
【００１０】
【実施例】以下に、本発明を一実施例に基づいて詳細に
説明する。
説明する。
【００１１】図１は、本発明の一実施例の３ビット同期
式アップカウンタの構成図である。図１において、本発
明におけるデータセレクタ回路は、Ｎチャネルトランス
ファゲート（以下、「トランスファゲート」という。）
２及び３から構成されており、Ｄフリップフロップはト
ランスファゲート４乃至６及びインバータ７乃至１３を
用いて構成されている。また、１はロードデータ入力端
子、１６はクリア信号ＣＬＲが入力されるインバータ、
１７はロード信号ＬＯＤが入力されるインバータ、１８
は出力反転Ｑａの信号とインバータ１７からの信号が入
力されるアンドゲート、１９はアンドゲート１８からの
信号とナンドゲート２２からの信号とが入力されるノア
ゲート、２０はインバータ１７からの信号とナンドゲー
ト２３からの信号とが入力されるアンドゲート、２１は
アンドゲート２０からの信号とナンドゲート２２からの
信号とが入力されるノアゲート、２２はクロック信号Ｃ
Ｋとクリア信号ＣＬＲとが入力されるナンドゲート、２
３は出力Ｑａと出力Ｑｂとが入力されるナンドゲートを
示す。
式アップカウンタの構成図である。図１において、本発
明におけるデータセレクタ回路は、Ｎチャネルトランス
ファゲート（以下、「トランスファゲート」という。）
２及び３から構成されており、Ｄフリップフロップはト
ランスファゲート４乃至６及びインバータ７乃至１３を
用いて構成されている。また、１はロードデータ入力端
子、１６はクリア信号ＣＬＲが入力されるインバータ、
１７はロード信号ＬＯＤが入力されるインバータ、１８
は出力反転Ｑａの信号とインバータ１７からの信号が入
力されるアンドゲート、１９はアンドゲート１８からの
信号とナンドゲート２２からの信号とが入力されるノア
ゲート、２０はインバータ１７からの信号とナンドゲー
ト２３からの信号とが入力されるアンドゲート、２１は
アンドゲート２０からの信号とナンドゲート２２からの
信号とが入力されるノアゲート、２２はクロック信号Ｃ
Ｋとクリア信号ＣＬＲとが入力されるナンドゲート、２
３は出力Ｑａと出力Ｑｂとが入力されるナンドゲートを
示す。
【００１２】次に、本発明の一実施例の回路動作につい
て説明をする。
て説明をする。
【００１３】まず、クリア信号ＣＬＲを“Ｌ”状態に
し、トランスファゲート４ａ〜４ｃがオフになり、トラ
ンスファゲート５ａ〜５ｃがオンになり、インバータ７
ａ〜７ｃ乃至９ａ〜９ｃを介してカウンタ出力Ｑａ〜Ｑ
ｃに“Ｌ”状態の信号を出力する。
し、トランスファゲート４ａ〜４ｃがオフになり、トラ
ンスファゲート５ａ〜５ｃがオンになり、インバータ７
ａ〜７ｃ乃至９ａ〜９ｃを介してカウンタ出力Ｑａ〜Ｑ
ｃに“Ｌ”状態の信号を出力する。
【００１４】次に、ロードデータを出力させるために、
ロード信号ＬＯＤを“Ｈ”状態にし、トランスファゲー
ト２ａ〜２ｃをオンし、また、ロード信号ＬＯＤがイン
バータ１７を介して、トランスファゲート３ａ〜３ｃを
オフするため、ロードデータ入力端子１からトランスフ
ァゲート４ａ〜４ｃへロードデータが入力される。そし
て、クロック信号ＣＫが“Ｈ”状態になると、トランス
ファゲート４ａ〜４ｃがオンし、カウンタのロードデー
タとして、カウンタ出力Ｑａ〜Ｑｃとなる。なお、ロー
ドデータは、新たなロードデータが入力されるまで、イ
ンバータ７ａ〜７ｃ乃至９ａ〜９ｃによって保持され
る。
ロード信号ＬＯＤを“Ｈ”状態にし、トランスファゲー
ト２ａ〜２ｃをオンし、また、ロード信号ＬＯＤがイン
バータ１７を介して、トランスファゲート３ａ〜３ｃを
オフするため、ロードデータ入力端子１からトランスフ
ァゲート４ａ〜４ｃへロードデータが入力される。そし
て、クロック信号ＣＫが“Ｈ”状態になると、トランス
ファゲート４ａ〜４ｃがオンし、カウンタのロードデー
タとして、カウンタ出力Ｑａ〜Ｑｃとなる。なお、ロー
ドデータは、新たなロードデータが入力されるまで、イ
ンバータ７ａ〜７ｃ乃至９ａ〜９ｃによって保持され
る。
【００１５】次に、ロード信号ＬＯＤを“Ｌ”状態に
し、トランスファゲート３ａ〜３ｃをオンし、トランス
ファゲート２ａ〜２ｃをオフすることによってカウント
モードに切り換えクロック信号ＣＫに同期してカウント
動作を行う。
し、トランスファゲート３ａ〜３ｃをオンし、トランス
ファゲート２ａ〜２ｃをオフすることによってカウント
モードに切り換えクロック信号ＣＫに同期してカウント
動作を行う。
【００１６】カウント時のカウンタ出力Ｑａにおいて
は、クリア信号ＣＬＲが“Ｈ”状態であるので、クロッ
ク信号ＣＫが“Ｈ”状態の時は、トランスファゲート４
ａがオンし、トランスファゲート６ａがオフし、カウン
タ出力Ｑａには、一つ前の状態のカウンタ出力Ｑａ(-1)
がインバータ１３ａ，インバータ７ａ及び９ａを順に
介し出力され、クロック信号ＣＫが“Ｌ”状態のときに
は、トランスファゲート４ａがオフし、トランスファゲ
ート６ａがオンし、インバータ９ａからの信号がインバ
ータ１０ａに入力され、新しいデータが入力されるま
で、該信号はインバータ１０ａ及び１２ａによって保持
される。
は、クリア信号ＣＬＲが“Ｈ”状態であるので、クロッ
ク信号ＣＫが“Ｈ”状態の時は、トランスファゲート４
ａがオンし、トランスファゲート６ａがオフし、カウン
タ出力Ｑａには、一つ前の状態のカウンタ出力Ｑａ(-1)
がインバータ１３ａ，インバータ７ａ及び９ａを順に
介し出力され、クロック信号ＣＫが“Ｌ”状態のときに
は、トランスファゲート４ａがオフし、トランスファゲ
ート６ａがオンし、インバータ９ａからの信号がインバ
ータ１０ａに入力され、新しいデータが入力されるま
で、該信号はインバータ１０ａ及び１２ａによって保持
される。
【００１７】また、カウント時のカウンタ出力Ｑｂにお
いては、クリア信号ＣＬＲが“Ｈ”状態であるので、前
記クロック信号ＣＬＲが“Ｈ”状態で、且つ、インバー
タ１３ａの出力が“Ｌ”状態の場合、トランスファゲー
ト４ｂがオンし、トランスファゲート６ｂがオフし、カ
ウンタ出力Ｑｂには、一つ前の状態のカウンタ出力Ｑｂ
(-1)がインバータ１３ｂ，インバータ７ｂ及びインバー
タ９ａを順に介して出力される。逆に、クロック信号Ｃ
Ｋが“Ｌ”状態で、且つ、インバータ１３ａの出力が
“Ｈ”状態のとき、トランスファゲート４ｂがオフし、
トランスファゲート６ｂがオンし、上記カウンタ出力Ｑ
ａの場合と同様、トランスファゲート６ｂがオンし、新
しいデータが入力されるまで、インバータ１０ｂ及び１
２ｂによって信号状態を保持する。
いては、クリア信号ＣＬＲが“Ｈ”状態であるので、前
記クロック信号ＣＬＲが“Ｈ”状態で、且つ、インバー
タ１３ａの出力が“Ｌ”状態の場合、トランスファゲー
ト４ｂがオンし、トランスファゲート６ｂがオフし、カ
ウンタ出力Ｑｂには、一つ前の状態のカウンタ出力Ｑｂ
(-1)がインバータ１３ｂ，インバータ７ｂ及びインバー
タ９ａを順に介して出力される。逆に、クロック信号Ｃ
Ｋが“Ｌ”状態で、且つ、インバータ１３ａの出力が
“Ｈ”状態のとき、トランスファゲート４ｂがオフし、
トランスファゲート６ｂがオンし、上記カウンタ出力Ｑ
ａの場合と同様、トランスファゲート６ｂがオンし、新
しいデータが入力されるまで、インバータ１０ｂ及び１
２ｂによって信号状態を保持する。
【００１８】更に、カウント時のカウンタ出力Ｑｃにお
いては、クリア信号ＣＬＲが“Ｈ”状態であるので、前
記クロック信号ＣＫが“Ｈ”状態で、且つナンドゲート
２３が“Ｌ”状態の場合、トランスファゲート４ｃがオ
ンし、トランスファゲート６ｃがオフし、カウンタ出力
Ｑｃには、一つ前の状態のカウンタ出力Ｑｃ(-1) がイ
ンバータ１３ｃ、インバータ７ｃ及びインバータ９ｃを
順に介して出力される。逆に、クロック信号ＣＫが
“Ｌ”状態で、且つナンドゲート２３が“Ｈ”状態のと
き、トランスファゲート４ｃがオフし、トランスファゲ
ート６ｃがオンし、上記カウンタ出力Ｑａの場合と同
様、トランスファゲート６ｃが再びオンし、新しいデー
タが入力されるまで、インバータ１０ｃ及び１２ｃによ
って信号状態を保持する。
いては、クリア信号ＣＬＲが“Ｈ”状態であるので、前
記クロック信号ＣＫが“Ｈ”状態で、且つナンドゲート
２３が“Ｌ”状態の場合、トランスファゲート４ｃがオ
ンし、トランスファゲート６ｃがオフし、カウンタ出力
Ｑｃには、一つ前の状態のカウンタ出力Ｑｃ(-1) がイ
ンバータ１３ｃ、インバータ７ｃ及びインバータ９ｃを
順に介して出力される。逆に、クロック信号ＣＫが
“Ｌ”状態で、且つナンドゲート２３が“Ｈ”状態のと
き、トランスファゲート４ｃがオフし、トランスファゲ
ート６ｃがオンし、上記カウンタ出力Ｑａの場合と同
様、トランスファゲート６ｃが再びオンし、新しいデー
タが入力されるまで、インバータ１０ｃ及び１２ｃによ
って信号状態を保持する。
【００１９】以上のようにして、３ビットの同期式アッ
プカウンタとして動作するが、本発明に係る同期式カウ
ンタは任意のビット数で適用可能であり、また、上記の
説明におけるアップカウンタの他に、データセレクタ部
を有するダウンカウンタやアップダウンカウンタにも適
用可能である。
プカウンタとして動作するが、本発明に係る同期式カウ
ンタは任意のビット数で適用可能であり、また、上記の
説明におけるアップカウンタの他に、データセレクタ部
を有するダウンカウンタやアップダウンカウンタにも適
用可能である。
【００２０】
【発明の効果】以上、詳細に説明した様に、本発明のデ
ータセレクタ部をＮチャネルトランスファゲートを用い
てマルチプレクサ構成にすることによって、同期式カウ
ンタ回路を極めて簡易に構成でき、ＬＳＩに組み込む際
のレイアウトを容易に行うことができ、高集積化が可能
となると共に信号が通過するゲート数が減少するので高
速化が可能となり、特にＬＳＩの回路としては極めて有
効である。
ータセレクタ部をＮチャネルトランスファゲートを用い
てマルチプレクサ構成にすることによって、同期式カウ
ンタ回路を極めて簡易に構成でき、ＬＳＩに組み込む際
のレイアウトを容易に行うことができ、高集積化が可能
となると共に信号が通過するゲート数が減少するので高
速化が可能となり、特にＬＳＩの回路としては極めて有
効である。
【図１】本発明の一実施例の同期式アップカウンタの構
成図である。
成図である。
【図２】従来の同期式アップカウンタの構成図である。
【図３】従来のデータセレクタ回路の構成図である。
１ ロードデータ入力端子 ２，３，４，５，６ Ｎチャネルトランスファゲート ７，８，９，１０，１１，１２，１３，１５，１６，１
７ インバータ １８，２０ アンドゲート １９，２１ ノアゲート ２２，２３ ナンドゲート
７ インバータ １８，２０ アンドゲート １９，２１ ノアゲート ２２，２３ ナンドゲート
Claims (1)
- 【請求項１】 ロードデータが通過する第１トランスフ
ァゲートのゲートとカウントデータが通過する第２トラ
ンスファゲートのゲートとに互いに逆の状態の信号を入
力することにより、ロードデータを出力するのかカウン
トデータを出力するのかを選択する選択手段を有するこ
とを特徴とする同期式カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20505592A JPH0653819A (ja) | 1992-07-31 | 1992-07-31 | 同期式カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20505592A JPH0653819A (ja) | 1992-07-31 | 1992-07-31 | 同期式カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653819A true JPH0653819A (ja) | 1994-02-25 |
Family
ID=16500700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20505592A Pending JPH0653819A (ja) | 1992-07-31 | 1992-07-31 | 同期式カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514197B2 (en) | 2002-09-09 | 2009-04-07 | Nec Corporation | Resist and method of forming resist pattern |
| JP2011066618A (ja) * | 2009-09-16 | 2011-03-31 | Honda Motor Co Ltd | カウンタ回路、及びその方法 |
-
1992
- 1992-07-31 JP JP20505592A patent/JPH0653819A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514197B2 (en) | 2002-09-09 | 2009-04-07 | Nec Corporation | Resist and method of forming resist pattern |
| JP2011066618A (ja) * | 2009-09-16 | 2011-03-31 | Honda Motor Co Ltd | カウンタ回路、及びその方法 |
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