JP2964985B2 - 半導体試験装置の波形整形回路 - Google Patents
半導体試験装置の波形整形回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は半導体試験装置の
波形整形回路、特に半導体試験装置で複数の被測定デバ
イスにパタン波形を印加する波形生成回路における最終
波形の整形回路に関する。
波形整形回路、特に半導体試験装置で複数の被測定デバ
イスにパタン波形を印加する波形生成回路における最終
波形の整形回路に関する。
【０００２】
【従来の技術】従来の半導体試験装置の波形整形回路
は、例えば図３に示す構成を備えている。
は、例えば図３に示す構成を備えている。
【０００３】図３において、ｈはモジュレーション波形
生成部ｈ、ｅ１とｅ２はバッファ回路、ａ１１〜ａ１ｎ
とａ２１〜ａ２ｎは可変遅延回路、ｂ１１〜ｂ１ｎとｂ
２１〜ｂ２ｎは微分回路、ｃ１〜ｃｎは波形整形ＳＲレ
ジスタである。
生成部ｈ、ｅ１とｅ２はバッファ回路、ａ１１〜ａ１ｎ
とａ２１〜ａ２ｎは可変遅延回路、ｂ１１〜ｂ１ｎとｂ
２１〜ｂ２ｎは微分回路、ｃ１〜ｃｎは波形整形ＳＲレ
ジスタである。
【０００４】このような回路において、モジュレーショ
ン波形生成部ｈから生成されるセット信号Ｓとリセット
信号Ｒのうち、セット信号Ｓをバッファ回路ｅ１に入力
すると共に、リセット信号Ｒをバッファ回路ｅ２に入力
する。
ン波形生成部ｈから生成されるセット信号Ｓとリセット
信号Ｒのうち、セット信号Ｓをバッファ回路ｅ１に入力
すると共に、リセット信号Ｒをバッファ回路ｅ２に入力
する。
【０００５】これにより、バッファ回路ｅ１とｅ２から
は、それぞれ各ｎ倍の信号Ｓ１′〜Ｓｎ′とＲ１′〜Ｒ
ｎ′が得られる。
は、それぞれ各ｎ倍の信号Ｓ１′〜Ｓｎ′とＲ１′〜Ｒ
ｎ′が得られる。
【０００６】そして、前記ｎ倍信号Ｓ１′〜Ｓｎ′とＲ
１′〜Ｒｎ′を、可変遅延回路ａ１１〜ａ１ｎとａ２１
〜ａ２ｎを介して微分回路ｂ１１〜ｂ１ｎとｂ２１〜ｂ
２ｎに入力し、得られた出力信号Ｓ１〜ＳｎとＲ１〜Ｒ
ｎを波形整形ＳＲレジスタｃ１〜ｃｎに入力させる。
１′〜Ｒｎ′を、可変遅延回路ａ１１〜ａ１ｎとａ２１
〜ａ２ｎを介して微分回路ｂ１１〜ｂ１ｎとｂ２１〜ｂ
２ｎに入力し、得られた出力信号Ｓ１〜ＳｎとＲ１〜Ｒ
ｎを波形整形ＳＲレジスタｃ１〜ｃｎに入力させる。
【０００７】これにより、被測定デバイス（図示省略）
に印加するパタン波形Ｑ１〜Ｑｎの立ち上がりと立ち下
がりをそれぞれ調整可能としている。
に印加するパタン波形Ｑ１〜Ｑｎの立ち上がりと立ち下
がりをそれぞれ調整可能としている。
【０００８】
【発明が解決しようとする課題】しかし、図３の従来技
術には、次のような課題がある。
術には、次のような課題がある。
【０００９】即ち、半導体試験装置では、測定効率を高
めるために、被測定デバイスを１個ではなく、複数個同
時に測定している。
めるために、被測定デバイスを１個ではなく、複数個同
時に測定している。
【００１０】その場合、被測定デバイスのピン数の増加
や、測定する被測定デバイスの増加に伴って、モジュレ
ーション波形生成部ｈが増加すると共に、バッファｅ
１，ｅ２も増加する。
や、測定する被測定デバイスの増加に伴って、モジュレ
ーション波形生成部ｈが増加すると共に、バッファｅ
１，ｅ２も増加する。
【００１１】このため、図３に示す従来の構成では、モ
ジュレーション波形生成部ｈから波形整形ＳＲレジスタ
ｃ１〜ｃｎに至る信号の伝送経路の長さが大きくなり、
波形整形ＳＲレジスタｃ１〜ｃｎに入力される信号Ｓ１
〜ＳｎとＲ１〜Ｒｎとのタイミングのばらつきが大きく
なる。
ジュレーション波形生成部ｈから波形整形ＳＲレジスタ
ｃ１〜ｃｎに至る信号の伝送経路の長さが大きくなり、
波形整形ＳＲレジスタｃ１〜ｃｎに入力される信号Ｓ１
〜ＳｎとＲ１〜Ｒｎとのタイミングのばらつきが大きく
なる。
【００１２】例えば、波形整形ＳＲレジスタｃ１に入力
される信号Ｒ１は、モジュレーション波形生成部ｈから
生成されたリセット信号Ｒを、バッファ回路ｅ２に入力
し、これにより得られた信号Ｒ１′を、可変遅延回路ａ
２１と微分回路ｂ２１を経由することにより、得られた
ものである。
される信号Ｒ１は、モジュレーション波形生成部ｈから
生成されたリセット信号Ｒを、バッファ回路ｅ２に入力
し、これにより得られた信号Ｒ１′を、可変遅延回路ａ
２１と微分回路ｂ２１を経由することにより、得られた
ものである。
【００１３】従って、図３から明らかなように、モジュ
レーション波形生成部ｈから波形整形ＳＲレジスタｃ１
に至る信号Ｒ１の伝送経路の長さは、もう一方の信号Ｓ
１の伝送経路の長さに比較して大きく、このため、信号
Ｓ１とＲ１とのタイミングのばらつきも大きい。
レーション波形生成部ｈから波形整形ＳＲレジスタｃ１
に至る信号Ｒ１の伝送経路の長さは、もう一方の信号Ｓ
１の伝送経路の長さに比較して大きく、このため、信号
Ｓ１とＲ１とのタイミングのばらつきも大きい。
【００１４】被測定デバイスの高速化に伴う高タイミン
グ精度の要求から、このばらつきは、本来できるだけ小
さくする必要がある。
グ精度の要求から、このばらつきは、本来できるだけ小
さくする必要がある。
【００１５】またタイミングのばらつきが大きいほど、
それを修正するための可変遅延回路ａ１１〜ａ１ｎとａ
２１〜ａ２ｎの回路規模が大きくなってしまう。
それを修正するための可変遅延回路ａ１１〜ａ１ｎとａ
２１〜ａ２ｎの回路規模が大きくなってしまう。
【００１６】また、モジュレーション波形生成部ｈとバ
ッファ回路ｅ１とｅ２との結線が、図示するように、セ
ット信号Ｓ用とリセット信号Ｒ用とで２本あるため、モ
ジュレーション波形生成部ｈを複数必要とする場合、結
線数が増大する。
ッファ回路ｅ１とｅ２との結線が、図示するように、セ
ット信号Ｓ用とリセット信号Ｒ用とで２本あるため、モ
ジュレーション波形生成部ｈを複数必要とする場合、結
線数が増大する。
【００１７】この発明は、信号伝送経路の長さを縮小し
て信号のタイミングのばらつきを少なくし、またモジュ
レーション波形生成部とバッファ回路との結線数を減ら
すことにより、回路規模を抑制した半導体試験装置の波
形整形回路を提供する。
て信号のタイミングのばらつきを少なくし、またモジュ
レーション波形生成部とバッファ回路との結線数を減ら
すことにより、回路規模を抑制した半導体試験装置の波
形整形回路を提供する。
【００１８】
【課題を解決するための手段】この課題を解決するた
め、この発明は、図１と図２に示すように、モジュレー
ション波形生成部ｈから供給されるセット信号Ｓとリセ
ット信号Ｒを、第１の波形整形ＳＲレジスタｆで波形整
形し、その１個の出力パタン波形Ｐをバッファ回路ｅに
よりｎ倍し、インバート／ノンインバート回路ｄ１〜ｄ
ｎを経由して、可変遅延回路ａ１１〜ａ１ｎとａ２１〜
ａ２ｎによりタイミングを可変にし、更に微分回路ｂ１
１〜ｂ１ｎとｂ２１〜ｂ２ｎを介して、タイミングのば
らつきが小さい信号Ｓ１〜Ｓｎ、Ｒ１〜Ｒｎを第２の波
形整形ＳＲレジスタｃ１〜ｃｎに入力する。
め、この発明は、図１と図２に示すように、モジュレー
ション波形生成部ｈから供給されるセット信号Ｓとリセ
ット信号Ｒを、第１の波形整形ＳＲレジスタｆで波形整
形し、その１個の出力パタン波形Ｐをバッファ回路ｅに
よりｎ倍し、インバート／ノンインバート回路ｄ１〜ｄ
ｎを経由して、可変遅延回路ａ１１〜ａ１ｎとａ２１〜
ａ２ｎによりタイミングを可変にし、更に微分回路ｂ１
１〜ｂ１ｎとｂ２１〜ｂ２ｎを介して、タイミングのば
らつきが小さい信号Ｓ１〜Ｓｎ、Ｒ１〜Ｒｎを第２の波
形整形ＳＲレジスタｃ１〜ｃｎに入力する。
【００１９】この発明の構成によれば、モジュレーショ
ン波形生成部ｈにより生成されるセット信号Ｓとリセッ
ト信号Ｒの２信号を（図２（Ａ）、図２（Ｂ））、第１
の波形整形ＳＲレジスタｆにより波形整形し、１個の出
力パタン波形Ｐとし（図２（Ｃ））、その出力パタン波
形Ｐをバッファ回路ｅによりｎ倍して、ｎ個のパタン波
形Ｐ１〜Ｐｎを得る（図２（Ｄ）、図２（Ｋ）等）。
ン波形生成部ｈにより生成されるセット信号Ｓとリセッ
ト信号Ｒの２信号を（図２（Ａ）、図２（Ｂ））、第１
の波形整形ＳＲレジスタｆにより波形整形し、１個の出
力パタン波形Ｐとし（図２（Ｃ））、その出力パタン波
形Ｐをバッファ回路ｅによりｎ倍して、ｎ個のパタン波
形Ｐ１〜Ｐｎを得る（図２（Ｄ）、図２（Ｋ）等）。
【００２０】このｎ個のパタン波形Ｐ１〜Ｐｎをインバ
ート／ノンインバート回路ｄ１〜ｄｎに入力し、それに
より得られるノンインバート信号Ｐ１１〜Ｐ１ｎと、イ
ンバート信号Ｐ２１〜Ｐ２ｎを（図２（Ｅ）、図２
（Ｆ）等）それぞれ可変遅延回路ａ１１〜ａ１ｎとａ２
１〜ａ２ｎを経由させ、更に微分回路ｂ１１〜ｂ１ｎと
ｂ２１〜ｂ２ｎを介して得られる出力信号Ｓ１〜Ｓｎと
Ｒ１〜Ｒｎを（図２（Ｇ）、図２（Ｈ）等）、第２の波
形整形ＳＲレジスタｃ１〜ｃｎに入力することにより波
形整形し、被測定デバイスに印加するパタン波形Ｑ１〜
Ｑｎを得る（図２（Ｊ）、図２（Ｏ）等）。
ート／ノンインバート回路ｄ１〜ｄｎに入力し、それに
より得られるノンインバート信号Ｐ１１〜Ｐ１ｎと、イ
ンバート信号Ｐ２１〜Ｐ２ｎを（図２（Ｅ）、図２
（Ｆ）等）それぞれ可変遅延回路ａ１１〜ａ１ｎとａ２
１〜ａ２ｎを経由させ、更に微分回路ｂ１１〜ｂ１ｎと
ｂ２１〜ｂ２ｎを介して得られる出力信号Ｓ１〜Ｓｎと
Ｒ１〜Ｒｎを（図２（Ｇ）、図２（Ｈ）等）、第２の波
形整形ＳＲレジスタｃ１〜ｃｎに入力することにより波
形整形し、被測定デバイスに印加するパタン波形Ｑ１〜
Ｑｎを得る（図２（Ｊ）、図２（Ｏ）等）。
【００２１】このように、第１の波形整形ＳＲレジスタ
ｆで、モジュレーション波形生成部ｈのセット信号Ｓと
リセット信号Ｒを整形することにより、１個のパタン波
形Ｐを出力し、それをバッファ回路ｅによりｎ倍するこ
とで回路構成がコンパクト化されるので、信号伝送経路
の長さが短縮され、第２の波形整形ＳＲレジスタｃ１〜
ｃｎに入力する信号Ｓ１〜ＳｎとＲ１〜Ｒｎのタイミン
グのばらつきをを少なくできる。
ｆで、モジュレーション波形生成部ｈのセット信号Ｓと
リセット信号Ｒを整形することにより、１個のパタン波
形Ｐを出力し、それをバッファ回路ｅによりｎ倍するこ
とで回路構成がコンパクト化されるので、信号伝送経路
の長さが短縮され、第２の波形整形ＳＲレジスタｃ１〜
ｃｎに入力する信号Ｓ１〜ＳｎとＲ１〜Ｒｎのタイミン
グのばらつきをを少なくできる。
【００２２】また、モジュレーション波形生成部ｈとバ
ッファ回路ｅとの結線を１本化することで、結線数が１
／２倍となるので、モジュレーション波形生成部ｈが増
加した際でも、モジュレーション波形生成部ｈとバッフ
ァ回路ｅ間のインターフェースが容易となる。
ッファ回路ｅとの結線を１本化することで、結線数が１
／２倍となるので、モジュレーション波形生成部ｈが増
加した際でも、モジュレーション波形生成部ｈとバッフ
ァ回路ｅ間のインターフェースが容易となる。
【００２３】
【発明の実施の形態】以下、この発明を実施形態により
添付図面を参照して説明する。
添付図面を参照して説明する。
【００２４】図１はこの発明による波形整形回路の実施
形態を示す図、図２は図１の回路の各信号のタイムチャ
ートである。
形態を示す図、図２は図１の回路の各信号のタイムチャ
ートである。
【００２５】図１に示す波形整形回路は、１個のパタン
波形Ｐ（図２（Ｃ））を発生するモジュレーション発生
部ｉと、被測定デバイス（図示省略）に印加するパタン
波形Ｑ１〜Ｑｎ（図２（Ｊ）、図２（Ｏ）等）を整形す
る波形整形部ｊにより、構成されている。
波形Ｐ（図２（Ｃ））を発生するモジュレーション発生
部ｉと、被測定デバイス（図示省略）に印加するパタン
波形Ｑ１〜Ｑｎ（図２（Ｊ）、図２（Ｏ）等）を整形す
る波形整形部ｊにより、構成されている。
【００２６】また、モジュレーション発生部ｉは、モジ
ュレーション波形生成部ｈと、第１の波形整形ＳＲレジ
スタｆにより、波形整形部ｊは、バッファ回路ｅと、イ
ンバート／ノンインバート回路ｄ１〜ｄｎと、可変遅延
回路ａ１１〜ａ１ｎ、ａ２１〜ａ２ｎと、微分回路ｂ１
１〜ｂ１ｎ、ｂ２１〜ｂ２ｎと、第２の波形整形ＳＲレ
ジスタｃ１〜ｃｎにより、それぞれ構成されている。
ュレーション波形生成部ｈと、第１の波形整形ＳＲレジ
スタｆにより、波形整形部ｊは、バッファ回路ｅと、イ
ンバート／ノンインバート回路ｄ１〜ｄｎと、可変遅延
回路ａ１１〜ａ１ｎ、ａ２１〜ａ２ｎと、微分回路ｂ１
１〜ｂ１ｎ、ｂ２１〜ｂ２ｎと、第２の波形整形ＳＲレ
ジスタｃ１〜ｃｎにより、それぞれ構成されている。
【００２７】モジュレーション波形生成部ｈは、その入
力側に、パタン発生器（図示省略）とタイミング発生器
（図示省略）と制御部（図示省略）を備え、後述する第
２の波形整形ＳＲレジスタｃ１〜ｃｎで整形されるパタ
ン波形Ｑ１〜Ｑｎの基になるセット信号Ｓ（図２
（Ａ））とリセット信号Ｒ（図２（Ｂ））を生成する。
力側に、パタン発生器（図示省略）とタイミング発生器
（図示省略）と制御部（図示省略）を備え、後述する第
２の波形整形ＳＲレジスタｃ１〜ｃｎで整形されるパタ
ン波形Ｑ１〜Ｑｎの基になるセット信号Ｓ（図２
（Ａ））とリセット信号Ｒ（図２（Ｂ））を生成する。
【００２８】第１の波形整形ＳＲレジスタｆは、モジュ
レーション波形生成部ｈからのセット信号Ｓとリセット
信号Ｒを入力し、１個のパタン波形Ｐを出力する。
レーション波形生成部ｈからのセット信号Ｓとリセット
信号Ｒを入力し、１個のパタン波形Ｐを出力する。
【００２９】バッファ回路ｅは、前記１個のパタン波形
Ｐを入力し、それをｎ倍することにくより、ｎ個のパタ
ン波形Ｐ１〜Ｐｎを出力する。
Ｐを入力し、それをｎ倍することにくより、ｎ個のパタ
ン波形Ｐ１〜Ｐｎを出力する。
【００３０】インバート／ノンインバート回路ｄ１〜ｄ
ｎは、前記ｎ個の信号Ｐ１〜Ｐｎを入力し、互いに近傍
に配置されたノンインバート信号Ｐ１１〜Ｐ１ｎとイン
バート信号Ｐ２１〜Ｐ２ｎを、それぞれ出力する。
ｎは、前記ｎ個の信号Ｐ１〜Ｐｎを入力し、互いに近傍
に配置されたノンインバート信号Ｐ１１〜Ｐ１ｎとイン
バート信号Ｐ２１〜Ｐ２ｎを、それぞれ出力する。
【００３１】可変遅延回路ａ１１〜ａ１ｎとａ２１〜ａ
２ｎは、ノンインバート信号Ｐ１１〜Ｐ１ｎとインバー
ト信号Ｐ２１〜Ｐ２ｎを入力し、これらの信号のタイミ
ングを可変させる。
２ｎは、ノンインバート信号Ｐ１１〜Ｐ１ｎとインバー
ト信号Ｐ２１〜Ｐ２ｎを入力し、これらの信号のタイミ
ングを可変させる。
【００３２】微分回路ｂ１１〜ｂ１ｎとｂ２１〜ｂ２ｎ
は、前記可変遅延回路ａ１１〜ａ１ｎとａ２１〜ａ２ｎ
から出力された可変信号Ｐ１１〜Ｐ１ｎとＰ２１〜Ｐ２
ｎを入力し、これらを微分することにより、タイミング
のばらつきが少ないセット信号Ｓ１〜Ｓｎとリセット信
号Ｒ１〜Ｒｎを出力する。
は、前記可変遅延回路ａ１１〜ａ１ｎとａ２１〜ａ２ｎ
から出力された可変信号Ｐ１１〜Ｐ１ｎとＰ２１〜Ｐ２
ｎを入力し、これらを微分することにより、タイミング
のばらつきが少ないセット信号Ｓ１〜Ｓｎとリセット信
号Ｒ１〜Ｒｎを出力する。
【００３３】第２の波形整形ＳＲレジスタｃ１〜ｃｎ
は、前記微分回路ｂ１１〜ｂ１ｎとｂ２１〜ｂ２ｎか
ら、タイミングが調整されたセット信号Ｓ１〜Ｓｎとリ
セット信号Ｒ１〜Ｒｎを入力し、被測定デバイスに印加
するｎ個のパタン波形Ｑ１〜Ｑｎを出力する。
は、前記微分回路ｂ１１〜ｂ１ｎとｂ２１〜ｂ２ｎか
ら、タイミングが調整されたセット信号Ｓ１〜Ｓｎとリ
セット信号Ｒ１〜Ｒｎを入力し、被測定デバイスに印加
するｎ個のパタン波形Ｑ１〜Ｑｎを出力する。
【００３４】以下、前記構成を備えたこの発明の動作を
図２に基づいて説明する。
図２に基づいて説明する。
【００３５】先ず、モジュレーション波形生成部ｈから
は、セット信号Ｓ（図２（Ａ））とリセット信号Ｒ（図
２（Ｂ））が供給され、このセット信号Ｓとリセット信
号Ｒの２信号を、第１の波形整形ＳＲレジスタｆにより
波形整形し、図２（Ｃ）で示すような１個のパタン波形
Ｐとし、その１個のパタン波形Ｐをバッファ回路ｅによ
りｎ倍し、ｎ個のパタン波形Ｐ１〜Ｐｎにする（図２
（Ｄ）、図２（Ｋ）等）。
は、セット信号Ｓ（図２（Ａ））とリセット信号Ｒ（図
２（Ｂ））が供給され、このセット信号Ｓとリセット信
号Ｒの２信号を、第１の波形整形ＳＲレジスタｆにより
波形整形し、図２（Ｃ）で示すような１個のパタン波形
Ｐとし、その１個のパタン波形Ｐをバッファ回路ｅによ
りｎ倍し、ｎ個のパタン波形Ｐ１〜Ｐｎにする（図２
（Ｄ）、図２（Ｋ）等）。
【００３６】この場合、前記第１の波形整形ＳＲレジス
タｆで得られた１個のパタン信号Ｐの周期をＴとする
（図２（Ａ））。
タｆで得られた１個のパタン信号Ｐの周期をＴとする
（図２（Ａ））。
【００３７】次に、インバート／ノンインバート回路ｄ
１〜ｄｎを、一例としてコモン入力ＯＲ／ＮＯＲゲート
により実現し、前記ｎ個のパタン波形Ｐ１〜Ｐｎを入力
することにより、互いに近傍に配置されたノンインバー
ト信号Ｐ１１〜Ｐ１ｎと（図２（Ｅ））、インバート信
号Ｐ２１〜Ｐ２ｎを（図２（Ｆ））得る。
１〜ｄｎを、一例としてコモン入力ＯＲ／ＮＯＲゲート
により実現し、前記ｎ個のパタン波形Ｐ１〜Ｐｎを入力
することにより、互いに近傍に配置されたノンインバー
ト信号Ｐ１１〜Ｐ１ｎと（図２（Ｅ））、インバート信
号Ｐ２１〜Ｐ２ｎを（図２（Ｆ））得る。
【００３８】次いで、ノンインバート信号Ｐ１１〜Ｐ１
ｎとインバート信号Ｐ２１〜Ｐ２ｎをそれぞれ可変遅延
回路ａ１１〜ａ１ｎとａ２１〜ａ２ｎを経由し、さらに
微分回路ｂ１１〜ｂ１ｎとｂ２１〜ｂ２ｎを通して得ら
れたセット信号Ｓ１〜Ｓｎとリセット信号Ｒ１〜Ｒｎ
を、第２の波形整形ＳＲレジスタｃ１〜ｃｎに入力し波
形を整形する。
ｎとインバート信号Ｐ２１〜Ｐ２ｎをそれぞれ可変遅延
回路ａ１１〜ａ１ｎとａ２１〜ａ２ｎを経由し、さらに
微分回路ｂ１１〜ｂ１ｎとｂ２１〜ｂ２ｎを通して得ら
れたセット信号Ｓ１〜Ｓｎとリセット信号Ｒ１〜Ｒｎ
を、第２の波形整形ＳＲレジスタｃ１〜ｃｎに入力し波
形を整形する。
【００３９】この場合、第１の波形整形ＳＲレジスタｆ
の１個の出力パタン波形Ｐ（図２（Ｃ））のタイミング
に対し、バッファ回路ｅのｎ個の出力パタン波形Ｐ１〜
Ｐｎは（図２（Ｄ）、図２（Ｋ））、それぞれの信号伝
送経路の長さ分の遅延及びバッファ回路ｅの回路遅延を
持つ。
の１個の出力パタン波形Ｐ（図２（Ｃ））のタイミング
に対し、バッファ回路ｅのｎ個の出力パタン波形Ｐ１〜
Ｐｎは（図２（Ｄ）、図２（Ｋ））、それぞれの信号伝
送経路の長さ分の遅延及びバッファ回路ｅの回路遅延を
持つ。
【００４０】また、バッファ回路ｅの出力パタン波形Ｐ
１〜Ｐｎ（図２（Ｄ）、図２（Ｋ））に対して、ノンイ
ンバート信号Ｐ１１〜Ｐ１ｎとインバート信号Ｐ２１〜
Ｐ２ｎは（図２（Ｅ）、図２（Ｆ））、それぞれの信号
伝送経路の長さ分の遅延及びそれぞれのインバート／ノ
ンインバート回路ｄ１〜ｄｎの回路遅延を持つ。
１〜Ｐｎ（図２（Ｄ）、図２（Ｋ））に対して、ノンイ
ンバート信号Ｐ１１〜Ｐ１ｎとインバート信号Ｐ２１〜
Ｐ２ｎは（図２（Ｅ）、図２（Ｆ））、それぞれの信号
伝送経路の長さ分の遅延及びそれぞれのインバート／ノ
ンインバート回路ｄ１〜ｄｎの回路遅延を持つ。
【００４１】以下同様にして、第２の波形整形ＳＲレジ
スタｃ１〜ｃｎに入力されるまでに各信号のタイミング
はそれぞれの経路により様々な量の遅延を持ち、ばらつ
きとなる。
スタｃ１〜ｃｎに入力されるまでに各信号のタイミング
はそれぞれの経路により様々な量の遅延を持ち、ばらつ
きとなる。
【００４２】そこで、それらのばらつきを補正するため
に、次のようにする。
に、次のようにする。
【００４３】即ち、可変遅延回路ａ１１＝ａ２１＝中心
値であった時（図２（Ｉ））、図２（Ｉ）に示すよう
に、第２の波形整形ＳＲレジスタｃ１の出力波形Ｑ１′
のパルス幅がＰのパルス幅Ｔよりｘだけ大きいとする。
値であった時（図２（Ｉ））、図２（Ｉ）に示すよう
に、第２の波形整形ＳＲレジスタｃ１の出力波形Ｑ１′
のパルス幅がＰのパルス幅Ｔよりｘだけ大きいとする。
【００４４】これを、可変遅延回路ａ１１＝中心値と
し、また可変遅延回路ａ２１＝中心値−ｘとすることに
より、１個のパタン波形Ｐのパルス幅Ｔ（図２（Ｃ））
と等しいパルス幅のパタン波形Ｑ１を得る（図２
（Ｊ））。
し、また可変遅延回路ａ２１＝中心値−ｘとすることに
より、１個のパタン波形Ｐのパルス幅Ｔ（図２（Ｃ））
と等しいパルス幅のパタン波形Ｑ１を得る（図２
（Ｊ））。
【００４５】同様に、可変遅延回路ａ１２＝ａ２２＝中
心値であった時（図２（Ｎ））、図２（Ｎ）に示すよう
に、第２の波形整形ＳＲレジスタｃ２の出力波形Ｑ２′
の立ち上がりエッジが、Ｑ１の立ち上がりエッジよりｙ
だけ遅く、Ｑ２′の立ち下がりエッジが、Ｑ１の立ち下
がりエッジよりｚだけ遅いとする。
心値であった時（図２（Ｎ））、図２（Ｎ）に示すよう
に、第２の波形整形ＳＲレジスタｃ２の出力波形Ｑ２′
の立ち上がりエッジが、Ｑ１の立ち上がりエッジよりｙ
だけ遅く、Ｑ２′の立ち下がりエッジが、Ｑ１の立ち下
がりエッジよりｚだけ遅いとする。
【００４６】これを、可変遅延回路ａ１２＝中心値−
ｙ、また可変遅延回路ａ２２＝中心値−ｚとすることに
より、Ｑ１の立ち上がりと立ち下がりのタイミングが等
しく、かつ１個のパタン信号Ｐのパルス幅Ｔ（図２
（Ｃ））と等しいパルス幅のパタン波形Ｑ２を得る（図
２（Ｏ））。
ｙ、また可変遅延回路ａ２２＝中心値−ｚとすることに
より、Ｑ１の立ち上がりと立ち下がりのタイミングが等
しく、かつ１個のパタン信号Ｐのパルス幅Ｔ（図２
（Ｃ））と等しいパルス幅のパタン波形Ｑ２を得る（図
２（Ｏ））。
【００４７】以下、同様にして、第２の波形整形ＳＲレ
ジスタｃ３〜ｃｎの出力パタン波形Ｑ３〜Ｑｎのタイミ
ングを、Ｑ１のタイミングに合わせる。
ジスタｃ３〜ｃｎの出力パタン波形Ｑ３〜Ｑｎのタイミ
ングを、Ｑ１のタイミングに合わせる。
【００４８】以上の動作により、第２の波形整形ＳＲレ
ジスタｃ１〜ｃｎの出力パタン波形Ｑ１〜Ｑｎは、第１
の波形整形ＳＲレジスタｆの出力パタン波形Ｐと同一の
パルス幅Ｔになり、かつ第２の波形整形ＳＲレジスタｃ
１〜ｃｎの出力タイミングが一致する。
ジスタｃ１〜ｃｎの出力パタン波形Ｑ１〜Ｑｎは、第１
の波形整形ＳＲレジスタｆの出力パタン波形Ｐと同一の
パルス幅Ｔになり、かつ第２の波形整形ＳＲレジスタｃ
１〜ｃｎの出力タイミングが一致する。
【００４９】この様に、先ず、第１の波形整形ＳＲレジ
スタｆにより１個の出力パタン波形Ｐを整形し、それを
バッファ回路ｅによりｎ倍することで回路構成がコンパ
クト化され、信号伝送経路の長さが短縮されるため、タ
イミングのばらつきをを少なくできる。
スタｆにより１個の出力パタン波形Ｐを整形し、それを
バッファ回路ｅによりｎ倍することで回路構成がコンパ
クト化され、信号伝送経路の長さが短縮されるため、タ
イミングのばらつきをを少なくできる。
【００５０】また、モジュレーション波形生成部ｈとバ
ッファ回路ｅとの結線を１本化することにより、結線数
が１／２倍となるので、モジュレーション波形生成部ｈ
が増加した際でも、モジュレーション波形生成部ｈとバ
ッファ回路ｅ間のインターフェースが容易となる。
ッファ回路ｅとの結線を１本化することにより、結線数
が１／２倍となるので、モジュレーション波形生成部ｈ
が増加した際でも、モジュレーション波形生成部ｈとバ
ッファ回路ｅ間のインターフェースが容易となる。
【００５１】
【発明の効果】前記したように、この発明によれば、半
導体試験装置の波形整形回路を、モジュレーション波形
生成部ｈと、第１の波形整形ＳＲレジスタｆと、バッフ
ァ回路ｅと、インバート／ノンインバート回路ｄ１〜ｄ
ｎと、可変遅延回路ａ１１〜ａ１ｎ、ａ２１〜ａ２ｎ
と、微分回路ｂ１１〜ｂ１ｎ、ｂ２１〜ｂ２ｎと、第２
の波形整形ＳＲレジスタｃ１〜ｃｎにより構成したこと
により、インバート／ノンインバート回路ｄ１〜ｄｎの
出力信号Ｐ１１〜Ｐ１ｎとＰ２１〜Ｐ２ｎとは近傍に配
置できるようになったので、この２信号のばらつきは小
さく、第２の波形整形ＳＲレジスタｃ１〜ｃｎに入力さ
れる信号Ｓ１〜ＳｎとＲ１〜Ｒｎまでのタイミングのば
らつきが小さくなるため、可変遅延回路の回路規模を小
さくできるという効果がある。
導体試験装置の波形整形回路を、モジュレーション波形
生成部ｈと、第１の波形整形ＳＲレジスタｆと、バッフ
ァ回路ｅと、インバート／ノンインバート回路ｄ１〜ｄ
ｎと、可変遅延回路ａ１１〜ａ１ｎ、ａ２１〜ａ２ｎ
と、微分回路ｂ１１〜ｂ１ｎ、ｂ２１〜ｂ２ｎと、第２
の波形整形ＳＲレジスタｃ１〜ｃｎにより構成したこと
により、インバート／ノンインバート回路ｄ１〜ｄｎの
出力信号Ｐ１１〜Ｐ１ｎとＰ２１〜Ｐ２ｎとは近傍に配
置できるようになったので、この２信号のばらつきは小
さく、第２の波形整形ＳＲレジスタｃ１〜ｃｎに入力さ
れる信号Ｓ１〜ＳｎとＲ１〜Ｒｎまでのタイミングのば
らつきが小さくなるため、可変遅延回路の回路規模を小
さくできるという効果がある。
【００５２】また、モジュレーション波形生成部ｈとバ
ッファ回路ｅの結線数を１／２にすることが可能であ
る。
ッファ回路ｅの結線数を１／２にすることが可能であ
る。
【００５３】これにより、複数のモジュレーション発生
部ｉと波形整形部ｊのそれぞれを１チップ化でき、その
間の接続も容易にできる。
部ｉと波形整形部ｊのそれぞれを１チップ化でき、その
間の接続も容易にできる。
【００５４】更に、バッファ回路の個数が従来の１／２
倍となるため回路規模も小さくなる。
倍となるため回路規模も小さくなる。
【００５５】
【図１】この発明の実施形態を示す図である。
【図２】図１の各信号のタイムチャートである。
【図３】従来技術の説明図である。
ａ１１〜ａ１ｎ、ａ２１〜ａ２ｎ 可変遅延回路 ｂ１１〜ｂ１ｎ、ｂ２１〜ｂ２ｎ 微分回路 ｃ１〜ｃｎ 第２の波形整形ＳＲレジスタ ｄ１〜ｄｎ インバート／ノンインバート回路 ｅ バッファ回路 ｆ 第１の波形整形ＳＲレジスタ ｈ モジュレーション波形生成部 Ｐ 第１の波形整形ＳＲレジスタｆの出力パタン波形 Ｐ１〜Ｐｎ Ｐをｎ倍したパタン波形 Ｐ１１〜Ｐ１ｎ、Ｐ２１〜Ｐ２ｎ インバート／ノンイ
ンバート回路ｄ１〜ｄの出力信号 Ｓ１〜Ｓｎ、Ｒ１〜Ｒｎ 第２の波形整形ＳＲレジスタ
ｃ１〜ｃｎに入力される信号 Ｑ１〜Ｑｎ 第２の波形整形ＳＲレジスタｃ１〜ｃｎの
出力パタン波形 Ｔ Ｐのパルス幅
ンバート回路ｄ１〜ｄの出力信号 Ｓ１〜Ｓｎ、Ｒ１〜Ｒｎ 第２の波形整形ＳＲレジスタ
ｃ１〜ｃｎに入力される信号 Ｑ１〜Ｑｎ 第２の波形整形ＳＲレジスタｃ１〜ｃｎの
出力パタン波形 Ｔ Ｐのパルス幅
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G01R 31/26 G01R 31/3183 H03K 3/78
Claims (1)
- 【請求項１】 モジュレーション波形生成部（ｈ）と、
第１の波形整形ＳＲレジスタ（ｆ）と、バッファ回路
（ｅ）と、インバート／ノンインバート回路（ｄ１〜ｄ
ｎ）と、可変遅延回路（ａ１１〜ａ１ｎ、ａ２１〜ａ２
ｎ）と、微分回路（ｂ１１〜ｂ１ｎ、ｂ２１〜ｂ２ｎ）
と、第２の波形整形ＳＲレジスタ（ｃ１〜ｃｎ）を備
え、 モジュレーション波形生成部（ｈ）により生成されたセ
ット信号（Ｓ）とリセット信号（Ｒ）を第１の波形整形
ＳＲレジスタ（ｆ）に入力し、出力された１個のパタン
波形（Ｐ）をバッファ回路（ｅ）によりｎ倍してｎ個の
パタン波形（Ｐ１〜Ｐｎ）を出力し、 ｎ個のパタン波形（Ｐ１〜Ｐｎ）を、インバート／ノン
インバート回路（ｄ１〜ｄｎ）に入力し、互いに近傍に
配置された出力インバート信号（Ｐ２１〜Ｐ２ｎ）と出
力ノンインバート信号（Ｐ１１〜Ｐ１ｎ）を、可変遅延
回路（ａ１１〜ａ１ｎ、ａ２１〜ａ２ｎ）と、微分回路
（ｂ１１〜ｂ１ｎ、ｂ２１〜ｂ２ｎ）を通過させること
により、タイミングのばらつきが少ないセット信号（Ｓ
１〜Ｓｎ）とリセット信号（Ｒ１〜Ｒｎ）を第２の波形
整形ＳＲレジスタｃ１〜ｃｎに入力し、 パルス幅が前記１個のパタン波形（Ｐ）のパルス幅
（Ｔ）に等しいｎ個のパタン波形（Ｑ１〜Ｑｎ）を得る
ことを特徴とする半導体試験装置の波形整形回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9091413A JP2964985B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体試験装置の波形整形回路 |
| US09/026,175 US5955901A (en) | 1997-02-28 | 1998-02-19 | Wave shaping circuit of semiconductor testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9091413A JP2964985B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体試験装置の波形整形回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10246758A JPH10246758A (ja) | 1998-09-14 |
| JP2964985B2 true JP2964985B2 (ja) | 1999-10-18 |
Family
ID=14025703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9091413A Expired - Fee Related JP2964985B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体試験装置の波形整形回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5955901A (ja) |
| JP (1) | JP2964985B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362674B1 (en) * | 1999-01-25 | 2002-03-26 | Agere Systems Guardian Corp. | Method and apparatus for providing noise immunity for a binary signal path on a chip |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2629028B2 (ja) * | 1988-08-10 | 1997-07-09 | 株式会社日立製作所 | クロック信号供給方法および装置 |
| KR970011585B1 (ko) * | 1992-01-21 | 1997-07-12 | 가부시키가이샤 아드반테스트 | 반도체 시험장치의 파형 정형기 |
| GB2273834B (en) * | 1992-12-22 | 1997-04-09 | Motorola Inc | Clock signal conditioning circuit |
| JP2590738Y2 (ja) * | 1993-09-21 | 1999-02-17 | 株式会社アドバンテスト | 半導体試験装置用波形整形回路 |
| JP3492792B2 (ja) * | 1994-12-22 | 2004-02-03 | 株式会社アドバンテスト | 半導体試験装置の波形整形回路 |
| US5777500A (en) * | 1996-01-16 | 1998-07-07 | Cyrix Corporation | Multiple clock source generation with independently adjustable duty cycles |
-
1997
- 1997-02-28 JP JP9091413A patent/JP2964985B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 US US09/026,175 patent/US5955901A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10246758A (ja) | 1998-09-14 |
| US5955901A (en) | 1999-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |