JP2976991B2 - 画像データの高速抽出装置 - Google Patents
画像データの高速抽出装置Info
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- 230000015654 memory Effects 0.000 claims description 100
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】この発明は、イメージセンサテス
タ（ＣＣＤ試験検査装置）などにおける画像データの高
速抽出装置に関する。
タ（ＣＣＤ試験検査装置）などにおける画像データの高
速抽出装置に関する。
【０００２】
【従来の技術】従来のイメージセンサテスタ（図５）で
は図６Ａに示すように、画像データＤ1,1 Ｄ1,2 Ｄ1,3
…が格納されているメモリより括弧を付した特定番地の
データ（Ｄ1,1 )(Ｄ1,3 )(Ｄ1,5 ）…を抽出して、図６
Ｂに示すように、メモリ２の連続した番地に、書込むこ
とが行われる。その理由は、このようにデータがメモリ
の連続した番地に書込まれていると、それらのデータを
転送する場合によく知られているインターリーブ方式を
用いて高速度で転送できるからである。その場合には、
アドレス発生器５より抽出しようとするデータＤ1,1 Ｄ
1,3 Ｄ1,5 …のアドレスＡ1,1 Ａ1,3 Ａ1,5 …が順次発
生され、メモリ１のアドレス入力端子Ａに供給され、そ
れに従ってメモリ１よりデータ（Ｄ1,1 )(Ｄ1,3 ）…が
順次出力される。一方、アドレスポインタ６よりメモリ
セルの第１行を示すＹ方向のアドレスＹ1 とＸ方向の順
番のアドレスＸ1 Ｘ2 Ｘ3 、同様に第２行のアドレスＹ
2 とＸ1 Ｘ2 Ｘ3 、Ｙ3 とＸ1 Ｘ2 Ｘ3 が発生され、デ
マルチプレクサ７を経由してメモリ２のアドレス入力端
子Ａに供給される。メモリ２ではこれらの指定されたア
ドレスに従って図６Ｂに示すように入力データ（Ｄ
1,1 )(Ｄ1,3 ）…が順次書込まれる。
は図６Ａに示すように、画像データＤ1,1 Ｄ1,2 Ｄ1,3
…が格納されているメモリより括弧を付した特定番地の
データ（Ｄ1,1 )(Ｄ1,3 )(Ｄ1,5 ）…を抽出して、図６
Ｂに示すように、メモリ２の連続した番地に、書込むこ
とが行われる。その理由は、このようにデータがメモリ
の連続した番地に書込まれていると、それらのデータを
転送する場合によく知られているインターリーブ方式を
用いて高速度で転送できるからである。その場合には、
アドレス発生器５より抽出しようとするデータＤ1,1 Ｄ
1,3 Ｄ1,5 …のアドレスＡ1,1 Ａ1,3 Ａ1,5 …が順次発
生され、メモリ１のアドレス入力端子Ａに供給され、そ
れに従ってメモリ１よりデータ（Ｄ1,1 )(Ｄ1,3 ）…が
順次出力される。一方、アドレスポインタ６よりメモリ
セルの第１行を示すＹ方向のアドレスＹ1 とＸ方向の順
番のアドレスＸ1 Ｘ2 Ｘ3 、同様に第２行のアドレスＹ
2 とＸ1 Ｘ2 Ｘ3 、Ｙ3 とＸ1 Ｘ2 Ｘ3 が発生され、デ
マルチプレクサ７を経由してメモリ２のアドレス入力端
子Ａに供給される。メモリ２ではこれらの指定されたア
ドレスに従って図６Ｂに示すように入力データ（Ｄ
1,1 )(Ｄ1,3 ）…が順次書込まれる。
【０００３】
【発明が解決しようとする課題】従来の技術では、メモ
リ１より特定番地のデータを抽出してメモリ２へ転送す
る場合に、メモリ１に対し所謂ランダムアクセスを行っ
ているので、インターリーブ方式を用いることができ
ず、そのためデータ転送に要する時間が、きわめて長く
なる（インターリーブ方式を用いた場合の例えば８倍程
度）欠点があった。この発明の目的は従来の欠点を解決
して、メモリ１よりメモリ２へのデータ転送時間を高速
化しようとするものである。
リ１より特定番地のデータを抽出してメモリ２へ転送す
る場合に、メモリ１に対し所謂ランダムアクセスを行っ
ているので、インターリーブ方式を用いることができ
ず、そのためデータ転送に要する時間が、きわめて長く
なる（インターリーブ方式を用いた場合の例えば８倍程
度）欠点があった。この発明の目的は従来の欠点を解決
して、メモリ１よりメモリ２へのデータ転送時間を高速
化しようとするものである。
【０００４】
【課題を解決するための手段】本願発明の画像データの
高速抽出装置は、アドレス発生器から指定されたアドレ
スに書き込まれているデータが読み出される第１メモリ
と、上記第１メモリの記憶容量と等しい記憶容量を持
ち、上記第１メモリの特定アドレスと同じアドレスに論
理“１”を、その他のアドレスに論理“０”を記憶し、
上記アドレス発生器から上記第１メモリのアドレスと同
じアドレスが同時に指定されて、書き込まれているデー
タが読み出される第３メモリと、書込みモードの時に、
上記第３メモリから読み出されるデータのうち論理
“１”により、書込み信号を生成する手段と、書込みモ
ードの時に、上記第３メモリから読み出されるデータの
うち論理“１”を計数し、読出しモードの時に、クロッ
クを計数するアドレスポインタと、書込みモードの時
に、上記アドレスポインタの指定したアドレスに、上記
第１メモリから読み出されたデータを上記書込み信号に
より記憶し、読出しモードの時に、記憶されたデータを
上記アドレスポインタの指定したアドレスから、上記ク
ロックにより読み出される第４メモリと、上記クロック
により読み出された上記第４メモリに記憶されたデータ
を、上記アドレス発生器から指定されたアドレスに、上
記クロックにより記憶される第２メモリと、書込みモー
ドの時に、デマルチプレクサを介して上記第１メモリに
順次シーケンシャルにアドレスを供給し、読出しモード
の時に、上記デマルチプレクサを介して順次シーケンシ
ャルに上記第２メモリにアドレスを供給するアドレス発
生器と、を具備する。
高速抽出装置は、アドレス発生器から指定されたアドレ
スに書き込まれているデータが読み出される第１メモリ
と、上記第１メモリの記憶容量と等しい記憶容量を持
ち、上記第１メモリの特定アドレスと同じアドレスに論
理“１”を、その他のアドレスに論理“０”を記憶し、
上記アドレス発生器から上記第１メモリのアドレスと同
じアドレスが同時に指定されて、書き込まれているデー
タが読み出される第３メモリと、書込みモードの時に、
上記第３メモリから読み出されるデータのうち論理
“１”により、書込み信号を生成する手段と、書込みモ
ードの時に、上記第３メモリから読み出されるデータの
うち論理“１”を計数し、読出しモードの時に、クロッ
クを計数するアドレスポインタと、書込みモードの時
に、上記アドレスポインタの指定したアドレスに、上記
第１メモリから読み出されたデータを上記書込み信号に
より記憶し、読出しモードの時に、記憶されたデータを
上記アドレスポインタの指定したアドレスから、上記ク
ロックにより読み出される第４メモリと、上記クロック
により読み出された上記第４メモリに記憶されたデータ
を、上記アドレス発生器から指定されたアドレスに、上
記クロックにより記憶される第２メモリと、書込みモー
ドの時に、デマルチプレクサを介して上記第１メモリに
順次シーケンシャルにアドレスを供給し、読出しモード
の時に、上記デマルチプレクサを介して順次シーケンシ
ャルに上記第２メモリにアドレスを供給するアドレス発
生器と、を具備する。
【０００５】
【実施例】この発明の実施例を図１に、図５と対応する
部分に同じ符号を付して示す。この発明では、画像デー
タが書込まれているメモリ１及びメモリ１の特定番地の
データを抽出してアドレスが連続したセルに書込むべき
メモリ２に加えて、メモリ３と４が追加される。メモリ
１，２のデータは従来例で述べた図６Ａ，Ｂにそれぞれ
同じである。メモリ３は図２Ａに示すようにメモリ４へ
転送すべき特定番地のデータが記憶されているメモリ１
の各セルの番地と同じ番地に論理“１”を、他の番地に
論理“０”をそれぞれ書込んだものであり、メモリ４
は、図２Ｂに示すようにメモリ１より転送されたデータ
（Ｄ1,1 )(Ｄ1,3 ）…をシーケンシャルに書込ませるも
のである。
部分に同じ符号を付して示す。この発明では、画像デー
タが書込まれているメモリ１及びメモリ１の特定番地の
データを抽出してアドレスが連続したセルに書込むべき
メモリ２に加えて、メモリ３と４が追加される。メモリ
１，２のデータは従来例で述べた図６Ａ，Ｂにそれぞれ
同じである。メモリ３は図２Ａに示すようにメモリ４へ
転送すべき特定番地のデータが記憶されているメモリ１
の各セルの番地と同じ番地に論理“１”を、他の番地に
論理“０”をそれぞれ書込んだものであり、メモリ４
は、図２Ｂに示すようにメモリ１より転送されたデータ
（Ｄ1,1 )(Ｄ1,3 ）…をシーケンシャルに書込ませるも
のである。
【０００６】この発明では先ずメモリ１のデータが公知
のインターリーブ方式によって順次高速に読出され、そ
の内の抽出すべき特定番地のデータのみがメモリ４にシ
ーケンシャルに書込まれ、次にメモリ４のデータが順次
シーケンシャルにインターリーブ方式によって高速に読
出されて、メモリ２の第１行、第２行…のセルに順に書
込まれる。
のインターリーブ方式によって順次高速に読出され、そ
の内の抽出すべき特定番地のデータのみがメモリ４にシ
ーケンシャルに書込まれ、次にメモリ４のデータが順次
シーケンシャルにインターリーブ方式によって高速に読
出されて、メモリ２の第１行、第２行…のセルに順に書
込まれる。
【０００７】メモリ１よりメモリ４へのデータの転送 アドレス発生器５よりクロックＣＫ（図３Ａ）に同期し
て、メモリ１，３の各セルのアドレスが Ａ1,1 Ａ1,2 Ａ1,3 Ａ1,4 Ａ1,5 Ａ1,6 Ａ2,1 Ａ2,2 … のように順番に出力され、デマルチプレクサ７の端子ａ
〜ｂを介して、メモリ１，３の各アドレス入力端子Ａに
供給される（図３Ｂ）。その結果メモリ１より、各セル
のアドレス信号Ａ1,1 Ａ1,2 …が入力されてより所定時
間（図３の例では２×Ｔ；Ｔはクロックの周期）の後、
各番地のデータ（Ｄ1,1 ）Ｄ1,2 （Ｄ1,3）…が公知の
インターリーブ方式によって高速に出力される（図３
Ｃ）。
て、メモリ１，３の各セルのアドレスが Ａ1,1 Ａ1,2 Ａ1,3 Ａ1,4 Ａ1,5 Ａ1,6 Ａ2,1 Ａ2,2 … のように順番に出力され、デマルチプレクサ７の端子ａ
〜ｂを介して、メモリ１，３の各アドレス入力端子Ａに
供給される（図３Ｂ）。その結果メモリ１より、各セル
のアドレス信号Ａ1,1 Ａ1,2 …が入力されてより所定時
間（図３の例では２×Ｔ；Ｔはクロックの周期）の後、
各番地のデータ（Ｄ1,1 ）Ｄ1,2 （Ｄ1,3）…が公知の
インターリーブ方式によって高速に出力される（図３
Ｃ）。
【０００８】同様にメモリ３より、メモリ１の抽出すべ
き特定番地のデータの出力時間にＨ（高レベル）となる
信号Ｓ0 （図３Ｄに示す信号で、抽出指令信号とも言
う）が、インターリーブ方式によって高速に読出され
て、アンドゲート８に与えられ、クロックＣＫとアンド
がとられる。アンドゲート８の出力は遅延回路９を通じ
てτ1 ≒Ｔ／４時間遅延された信号（後述するように図
３Ｇの信号Ｓ2 と同じ）がアンドゲート１０の一方の入
力端子に加えられる。一方、リード信号発生器１１よ
り、メモリ４が書込みモードのときＬ（低）レベル（読
出しモードのときＨとなる）のリード信号Ｓ1 （図３
Ｉ）が発生され、インバータ１２でＨレベルに反転され
て、ゲート１０の他方の入力端子に与えられており、ア
ンドゲート１０は開かれた状態にある。アンドゲート１
０の出力Ｓ2 （図３Ｇに示す信号で、ライトイネーブル
信号と言う）はメモリ４のライトイネーブル端子ＷＥに
与えられる。
き特定番地のデータの出力時間にＨ（高レベル）となる
信号Ｓ0 （図３Ｄに示す信号で、抽出指令信号とも言
う）が、インターリーブ方式によって高速に読出され
て、アンドゲート８に与えられ、クロックＣＫとアンド
がとられる。アンドゲート８の出力は遅延回路９を通じ
てτ1 ≒Ｔ／４時間遅延された信号（後述するように図
３Ｇの信号Ｓ2 と同じ）がアンドゲート１０の一方の入
力端子に加えられる。一方、リード信号発生器１１よ
り、メモリ４が書込みモードのときＬ（低）レベル（読
出しモードのときＨとなる）のリード信号Ｓ1 （図３
Ｉ）が発生され、インバータ１２でＨレベルに反転され
て、ゲート１０の他方の入力端子に与えられており、ア
ンドゲート１０は開かれた状態にある。アンドゲート１
０の出力Ｓ2 （図３Ｇに示す信号で、ライトイネーブル
信号と言う）はメモリ４のライトイネーブル端子ＷＥに
与えられる。
【０００９】メモリ３の出力（図３Ｄ）は遅延回路１５
を通してτ2 ≒Ｔ／２時間遅延されて、オアゲート１６
の一方の入力端子に加えられる。オアゲート１６の出力
Ｓ3 （図３Ｅ）はアドレスポインタ６のカウントアップ
信号入力端子ＣＵに与えられる。アドレスポインタ６は
一種のカウンタであって、カウントアップ信号Ｓ3 がＨ
であると、クロックＣＫが立上る毎に、計数値Ｎを＋１
したアドレス Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３，… をアドレス入力端子Ａに入力する（図３Ｆ）。
を通してτ2 ≒Ｔ／２時間遅延されて、オアゲート１６
の一方の入力端子に加えられる。オアゲート１６の出力
Ｓ3 （図３Ｅ）はアドレスポインタ６のカウントアップ
信号入力端子ＣＵに与えられる。アドレスポインタ６は
一種のカウンタであって、カウントアップ信号Ｓ3 がＨ
であると、クロックＣＫが立上る毎に、計数値Ｎを＋１
したアドレス Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３，… をアドレス入力端子Ａに入力する（図３Ｆ）。
【００１０】メモリ４においては、ライトイネーブル信
号Ｓ2 がはじめてＨになると、入力データ（Ｄ1,1 ）
が、クロックの立下りに同期して、Ｎ番地のメモリセル
に書込まれる（図３Ｈ）。ライトイネーブル信号Ｓ2 が
再たびＨになると、入力データ（Ｄ1,3 ）が、クロック
の立下りに同期して、Ｎ＋１番地のメモリセルに書込ま
れる（図３Ｈ）。以下同様にして、アドレスポインタ６
の番地Ｎ＋２，Ｎ＋３，…のセルに、メモリ１より抽出
されたデータ（Ｄ1,5 )(Ｄ2,2 ）…がシーケンシャルに
書込まれる。図２Ｂはメモリ１より抽出されてメモリ４
に書込まれたデータを示したものである。
号Ｓ2 がはじめてＨになると、入力データ（Ｄ1,1 ）
が、クロックの立下りに同期して、Ｎ番地のメモリセル
に書込まれる（図３Ｈ）。ライトイネーブル信号Ｓ2 が
再たびＨになると、入力データ（Ｄ1,3 ）が、クロック
の立下りに同期して、Ｎ＋１番地のメモリセルに書込ま
れる（図３Ｈ）。以下同様にして、アドレスポインタ６
の番地Ｎ＋２，Ｎ＋３，…のセルに、メモリ１より抽出
されたデータ（Ｄ1,5 )(Ｄ2,2 ）…がシーケンシャルに
書込まれる。図２Ｂはメモリ１より抽出されてメモリ４
に書込まれたデータを示したものである。
【００１１】メモリ４よりメモリ２へのデータの転送 メモリ４を書込みモードより読出しモードに切換えるた
めに、リード信号発生器１１の出力Ｓ1 はＬよりＨに切
換えられる（図４Ｂ）。従ってインバータ１２の出力は
ＨよりＬとなりアンドゲート１０が閉じられ、メモリ４
のライトイネーブル信号Ｓ2 はＬとなり、読出しモード
となる。またそれと同時にデマルチプレクサ７の入力端
子ａは出力端子ｃ側に切換え接続される。
めに、リード信号発生器１１の出力Ｓ1 はＬよりＨに切
換えられる（図４Ｂ）。従ってインバータ１２の出力は
ＨよりＬとなりアンドゲート１０が閉じられ、メモリ４
のライトイネーブル信号Ｓ2 はＬとなり、読出しモード
となる。またそれと同時にデマルチプレクサ７の入力端
子ａは出力端子ｃ側に切換え接続される。
【００１２】アドレスポインタ６のカウントアップ信号
Ｓ3 は、リード信号Ｓ1 がＨであるので、常にＨとな
り、クロックＣＫ（図４Ａ）を計数して、出力信号 Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３，… をメモリ４のアドレス入力端子Ａに入力する（図４
Ｃ）。メモリ４に、アドレス信号が与えられてより所定
時間（図４の例では２Ｔ）経過した後に、対応するデー
タ Ｄ1,1 Ｄ1,3 Ｄ1,5 Ｄ2,2 … がクロックに同期して出力される。
Ｓ3 は、リード信号Ｓ1 がＨであるので、常にＨとな
り、クロックＣＫ（図４Ａ）を計数して、出力信号 Ｎ，Ｎ＋１，Ｎ＋２，Ｎ＋３，… をメモリ４のアドレス入力端子Ａに入力する（図４
Ｃ）。メモリ４に、アドレス信号が与えられてより所定
時間（図４の例では２Ｔ）経過した後に、対応するデー
タ Ｄ1,1 Ｄ1,3 Ｄ1,5 Ｄ2,2 … がクロックに同期して出力される。
【００１３】一方、アドレス発生器５において、メモリ
４より出力される上記データに同期したタイミングでア
ドレス信号（図４Ｅ） Ａ1,1 Ａ1,2 Ａ1,3 Ａ2,1 Ａ2,2 … が発生され、デマルチプレクサ７を介してメモリ２のア
ドレス入力端子Ａに与えられる。またクロックを遅延回
路１７を通して、τ3 ≒Ｔ／４時間遅延させたライトイ
ネーブル信号Ｓ4 （図４Ｆ）が作られ、メモリ２のライ
トイネーブル端子ＷＥに与えられる。最初にメモリ２に
入力されたデータＤ1,1 は、ライトイネーブル信号Ｓ4
がＨになると、入力アドレスＡ1,1 番地のセルに、クロ
ックの立下りに同期して書込まれる（図４Ｇ）。次にメ
モリ２に入力されたデータＤ1,3 は、ライトイネーブル
信号Ｓ4 がＨになると、入力アドレスＡ1,2 番地のセル
に同様に書込まれる。以下同様にデータＤ1,5 ，Ｄ2,2
…がアドレスＡ1,3 Ａ2,1 …に書込まれる。このように
してメモリ２には図６Ｂに示すように、メモリ１より抽
出した特定データが書込まれる。
４より出力される上記データに同期したタイミングでア
ドレス信号（図４Ｅ） Ａ1,1 Ａ1,2 Ａ1,3 Ａ2,1 Ａ2,2 … が発生され、デマルチプレクサ７を介してメモリ２のア
ドレス入力端子Ａに与えられる。またクロックを遅延回
路１７を通して、τ3 ≒Ｔ／４時間遅延させたライトイ
ネーブル信号Ｓ4 （図４Ｆ）が作られ、メモリ２のライ
トイネーブル端子ＷＥに与えられる。最初にメモリ２に
入力されたデータＤ1,1 は、ライトイネーブル信号Ｓ4
がＨになると、入力アドレスＡ1,1 番地のセルに、クロ
ックの立下りに同期して書込まれる（図４Ｇ）。次にメ
モリ２に入力されたデータＤ1,3 は、ライトイネーブル
信号Ｓ4 がＨになると、入力アドレスＡ1,2 番地のセル
に同様に書込まれる。以下同様にデータＤ1,5 ，Ｄ2,2
…がアドレスＡ1,3 Ａ2,1 …に書込まれる。このように
してメモリ２には図６Ｂに示すように、メモリ１より抽
出した特定データが書込まれる。
【００１４】なおメモリ３の記憶容量はメモリ１と同じ
でもよいが、少くともメモリ１の画像データの記憶領域
と同じであればよい。
でもよいが、少くともメモリ１の画像データの記憶領域
と同じであればよい。
【００１５】
【発明の効果】この発明によれば、メモリ１より読出さ
れるデータは番地順に１つづつ連続して読出されるの
で、インターリーブ方式を用いて、従来のランダムアク
セスの場合よりきわめて高速に読出すことができる。こ
れら読出されたデータの内、抽出すべきデータの出力タ
イミングに同期して、高レベルとなる抽出指令信号Ｓ0
がメモリ３より出力されるので、メモリ４において抽出
指令信号Ｓ0 に基づいて抽出すべきデータを、メモリ１
のデータ出力期間ＴA 内に、シーケンシャルに書込むこ
とができる。
れるデータは番地順に１つづつ連続して読出されるの
で、インターリーブ方式を用いて、従来のランダムアク
セスの場合よりきわめて高速に読出すことができる。こ
れら読出されたデータの内、抽出すべきデータの出力タ
イミングに同期して、高レベルとなる抽出指令信号Ｓ0
がメモリ３より出力されるので、メモリ４において抽出
指令信号Ｓ0 に基づいて抽出すべきデータを、メモリ１
のデータ出力期間ＴA 内に、シーケンシャルに書込むこ
とができる。
【００１６】また、メモリ４のデータは、シーケンシャ
ルに、インターリーブ方式によって高速に読み出され、
その読み出し期間ＴB 内にメモリ２の第１行、第２行、
…の各セルに連続して書込むことが可能である。従って
この発明ではメモリ１の抽出すべきデータをメモリ２に
転送するに要する時間ＴO はメモリ１のデータ読出し時
間ＴA とメモリ４のデータ読出し時間Ｔ B との和の時間
にほぼ等しい。従って、この発明によれば、この転送時
間ＴO ≒ＴA ＋ＴB は、従来のランダムアクセスを用い
る場合と比較してきわめて高速化できることは明らかで
ある。
ルに、インターリーブ方式によって高速に読み出され、
その読み出し期間ＴB 内にメモリ２の第１行、第２行、
…の各セルに連続して書込むことが可能である。従って
この発明ではメモリ１の抽出すべきデータをメモリ２に
転送するに要する時間ＴO はメモリ１のデータ読出し時
間ＴA とメモリ４のデータ読出し時間Ｔ B との和の時間
にほぼ等しい。従って、この発明によれば、この転送時
間ＴO ≒ＴA ＋ＴB は、従来のランダムアクセスを用い
る場合と比較してきわめて高速化できることは明らかで
ある。
【図１】この発明の実施例を適用したメモリ回路のブロ
ック図。
ック図。
【図２】図１のメモリ３及び４に書込まれたデータの一
例を示す図。
例を示す図。
【図３】図１においてメモリ１より特定データを抽出し
てメモリ４に書込む場合の要部のタイミングチャート。
てメモリ４に書込む場合の要部のタイミングチャート。
【図４】図１においてメモリ４のデータをメモリ２に転
送する場合の要部のタイミングチャート。
送する場合の要部のタイミングチャート。
【図５】従来のデータ抽出方法を適用したメモリ回路の
ブロック図。
ブロック図。
【図６】図１及び図５のメモリ１及び２に書込まれたデ
ータの一例を示す図。
ータの一例を示す図。
Claims (1)
- 【請求項１】 アドレス発生器から指定されたアドレス
に書き込まれているデータが読み出される第１メモリ
と、 上記第１メモリの記憶容量と等しい記憶容量を持ち、上
記第１メモリの特定アドレスと同じアドレスに論理
“１”を、その他のアドレスに論理“０”を記憶し、上
記アドレス発生器から上記第１メモリのアドレスと同じ
アドレスが同時に指定されて、書き込まれているデータ
が読み出される第３メモリと、 書込みモードの時、上記第３メモリから読み出されたデ
ータのうち論理“１”により、書込み信号を生成する手
段と、 書込みモードの時、上記第３メモリから読み出されたデ
ータのうち論理“１”を計数し、読出しモードの時、ク
ロックを計数するアドレスポインタと、 書込みモードの時、上記アドレスポインタの指定したア
ドレスに、上記第１メモリから読み出されたデータを上
記書込み信号により記憶し、読出しモードの時、記憶さ
れたデータを上記アドレスポインタの指定したアドレス
から、上記クロックにより読み出される第４メモリと、 上記クロックにより読み出された上記第４メモリに記憶
されたデータを、上記アドレス発生器から指定されたア
ドレスに、上記クロックにより記憶される第２メモリ
と、 書込みモードの時、デマルチプレクサを介して上記第１
メモリに順次シーケンシャルにアドレスを供給し、読出
しモードの時、上記デマルチプレクサを介して順次シー
ケンシャルに上記第２メモリにアドレスを供給するアド
レス発生器と、を具備する画像データの高速抽出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043792A JP2976991B2 (ja) | 1991-03-08 | 1991-03-08 | 画像データの高速抽出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043792A JP2976991B2 (ja) | 1991-03-08 | 1991-03-08 | 画像データの高速抽出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280381A JPH04280381A (ja) | 1992-10-06 |
| JP2976991B2 true JP2976991B2 (ja) | 1999-11-10 |
Family
ID=12673596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043792A Expired - Fee Related JP2976991B2 (ja) | 1991-03-08 | 1991-03-08 | 画像データの高速抽出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976991B2 (ja) |
-
1991
- 1991-03-08 JP JP3043792A patent/JP2976991B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04280381A (ja) | 1992-10-06 |
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