JPS634493A - デユアルポ−トメモリ - Google Patents

デユアルポ−トメモリ

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Publication number
JPS634493A
JPS634493A JP61148874A JP14887486A JPS634493A JP S634493 A JPS634493 A JP S634493A JP 61148874 A JP61148874 A JP 61148874A JP 14887486 A JP14887486 A JP 14887486A JP S634493 A JPS634493 A JP S634493A
Authority
JP
Japan
Prior art keywords
serial access
access memory
serial
memory
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61148874A
Other languages
English (en)
Inventor
Hisanori Hamano
浜野　尚徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61148874A priority Critical patent/JPS634493A/ja
Priority to US07/066,003 priority patent/US4825411A/en
Publication of JPS634493A publication Critical patent/JPS634493A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、単一の基板上に、ランダムアクセスの可能な
メモリアレイとシリアルアクセスの可能なレジスタとを
集積したデュアルポートメモリに関するものである。
〔従来の技術〕
第２図は従来のデュアルポートメモリの構成例を示す。
図中、１はランダムアクセス可能なメモリアレイ、２は
ラッチ付行デコーダ、３はランチ付列デコーダ、４は入
出力データ制御回路、５は並列入力、直列出力のシリア
ルアクセスメモリである。またＡｉは１本のアドレス入
力、ＲＡＳは行アドレスをランチするトリガ信号、ＣＡ
Ｓは列アドレスをラッチするトリガ信号、ＲＤは読み出
しｗｉ御倍信号ＷＲは書き込み制御信号、Ｄはデータ入
出力線、ＤＴはデータ転送制御信号、ＳＣはシリアルク
ロ７り、ＳＯはシリアル出力を示す。
次に動作について第３図を用いて説明する。本デュアル
ポートメモリを通常のダイナミックＲＡＭと同様に動作
させる際には、アドレス入力は、行アドレスと列アドレ
スとを時分割に入力し、各々、ＲＡＳ、ＣＡＳのトリガ
信号にて内部のレジスタにラッチし、この行０列アドレ
スをデコーダ２．３にて、デコードした後、これらのデ
コーダ２．３にて選択されたメモリ素子より読み出しあ
るいは書き込みを行う、この時ＲＤは読み出し動作を示
しＷＲは書き込み動作を示す。またデータはデータＬＳ
Ｄより入出力される。
また、メモリアレイ１よりシリアルアクセスメモリ５に
データを転送する場合には、ＲＡＳの立ち上り時にＤＴ
を“Ｈ”レベルとし、データ転送モードであることを示
すと共にアドレス％ＩＡｉ上には転送されるべき行の行
アドレスｒを入力する。
メモリアレイ１からシリアルアクセスメモリ５への転送
は、ＤＴ倍信号立ち下り時に実行される。
この時、選択された行の全て、あるいは−部の列データ
が並列にシリアルアクセスメモリ５に転送される。
次にクロックＳＣが入力されると各クロック毎にシリア
ルアクセスメモリ５の並列データは直列に端子ＳＯに出
力される。
〔発明が解決しようとする問題点〕
以上の如く、従来のデュアルポートメモリにおいては、
シリアルアクセスメモリより連続的に出力しながら新た
な行データを転送するためにはシリアルクロックと同期
をとる必要があり、このため制御が複雑なものとなる欠
点があった。
本発明は上記のような問題点を解消するためになされた
もので、データ転送のタイミングをシリアルクロックと
非同期にできるデュアルポートメモリを得ることを目的
とする。
〔問題点を解決するための手段〕
本発明に係るデュアルポートメモリは、シリアルアクセ
スメモリを２つ以上に分割し、各々独立に転送可能なら
しめるとともに、シリアル出力は連続的に出力可能とす
るよう分割されたシリアルアクセスメモリを切換える切
換回路を設けたものである。
〔作用〕
この発明においては、切換回路が、２つ以上に分割され
たシリアルアクセスメモリを切換えて動作させるから、
休止状態となっているシリアルアクセスメモリへのデー
タの転送はシリアルクロックに非同期で行える。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるデュアルポートメモリを示
し、図において、１はランダムアクセス可能なメモリア
レイ、２はラッチ付行アドレスデコーダ、３はランチ付
列アドレスデコーダ、４は入出力データ制御回路、５ａ
、５ｂは並列入力、直列出力のシリアルアクセスメモリ
であり、その総容量は上記メモリアレイｌの一行分の容
量バータ回路である。
又、ＳＥはシリアルアクセスメモリ５ａ、５ｂの選択信
号、ＳＷはマルチプレクサ６のスイッチ信号を示す。
そしてこの選択信号ＳＥ発生手段（図示せず）。
スイッチ信号ＳＷ発生手段（図示せず）、スイッチ回路
６．インバータ回路７により切替回路２０が構成されて
おり、これはシリアルアクセスメモリ５ａ、５ｂを各々
独立に並列入力ならしめると共に直列出力時には連続的
に出力可能とするよう切替えるものである。
次に動作について説明する。メモリアレイ部１゜２．３
．４の動作は従来例と同様である。
切替回路２０はシリアルクロックＳＣをカウント等する
ことによりシリアルアクセスメモリ５ａあるいは５ｂの
いずれか一方が空になったことを検出し該検知時に他方
のシリアルアクセスメモリが動作状態となりかつスイッ
チ回路６がこの他方のシリアルアクセスメモリを選択す
るように選択信号ＳＥ及びスイッチ信号ＳＷを切替える
。そしてこの他方のシリアルアクセスメモリの動作期間
中にデータ転送制御信号ＤＴを発し休止中のシリアルア
クセスメモ＋ｉけデータを転送させる。
以下、上記選択信号ＳＥ及びスイッチ信号ＳＷにより各
部がどのように動作するかについてより詳しく述べると
、メモリアレイ１よりシリアルアクセスメモリ５ａ、５
ｂにデータを転送する際には選択信号ＳＥにてデータを
どちらかのシリアルアクセスメモリに転送するかを選択
する。いま、シリアルアクセスメモリ５ａがクロックＳ
Ｃに同期して、シリアルデータを端子ＳＯに出方してい
るとすると、シリアルアクセスメモリ５ｂは休止中であ
るので、切換回路２０は選択信号ＳＥを“Ｌ”としてシ
リアルアクセスメモリ５ｂを選択してメモリアレイより
選択された行の列データの一部をこのシリアルアクセス
メモリ５ｂに書き込む。
この時のデータ転送方法は、従来例と同様データ転送制
御信号ＤＴを“Ｈ”として転送モードであることを示し
、ＲＡＳ信号のトリガにて、行アドレスをラッチし、所
定の行を選択する。
次にシリアルアクセスメモリ５ａが所定のデータの出力
を終了し、引き続いてシリアルアクセスメモリ５ｂより
出力する場合、切換回路２０はスイッチ信号ＳＷにより
マルチプレクサ６を切換え、シリアルアクセスメモリ５
ｂ出力を端子Ｓｏに出力するよう選択する。この時シリ
アルアクセスメモリ５ａは休止するためこの間に前述と
同様に選択信号ＳＥを“Ｈ”レベルとしてメモリアレイ
１からシリアルアクセスメモリ５ａへのデータ転送を実
行する。
このように本実施例ではシリアルアクセスメモリ５ａ、
５ｂを交互に動作状態としており、これにより、休止中
のシリアルアクセスメモリへのデータの転送をシリアル
クロックとは非同期に、容易に行うことができる。
なお、上記実施例ではメモリアレイより選択された一行
分の全てのデータがシリアルアクセスメモリに転送され
る場合について説明したが、選択された一列分のデータ
がシリアルアクセスメモリに転送されるものとしてもよ
く、上記実施例と同様の効果を奏する。
また転送されるデータは一行又は−列の全てのデータに
限られるものではなく、その−部のデータであってもよ
い。
また上記実施例ではシリアルアクセスメモリが２つに分
割された場合について説明したが、２個以上であっても
よく、上記実施例と同様の効果を奏する。
〔発明の効果〕
以上の如く、本発明に係るデュアルポートメモリによれ
ば、シリアルアクセスメモリ５を分割して交互に動作可
能なものとしたため、メモリアレイからシリアルアクセ
スメモリへのデータ転送のタイミングをシリアルクロッ
クに同期する必要はな（又は他方の動作中のいずれの時
間に転送してもよいため、シリアル出力の連続性を損な
うことな（データ転送のタイミングを大幅に緩和できる
という効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例によるデュアルポートメモリ
を示す図、第２図は従来のデュアルポートメモリを示す
図、第３図は第２図の装置動作を示すタイミング図であ
る。 図において、１はメモリアレイ、２はラッチ付行アドレ
スデコーダ、３はラッチ付列アドレスデコーダ、４は入
出力データ制御回路、５ａ、５ｂはシリアルアクセスメ
モリ、６はマルチプレクサ、７はインバータ回路、２０
は切替回路である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）行と列のアドレス入力にてメモリ素子をランダム
    に指定してその内容を読み書きすることが出来るメモリ
    アレイと、 行又は列アドレスにて上記メモリアレイより選択された
    一行又は一列中の全てあるいは一部のデータを並列入力
    可能なシリアルアクセスメモリとを単一の基板上に有す
    るデュアルポートメモリにおいて、 ２個以上に分割された上記シリアルアクセスメモリの個
    々のメモリを各々独立に並列入力可能ならしめると共に
    直列出力時には連続的に出力可能とするよう切換える切
    換回路を備えたことを特徴とするデュアルポートメモリ
    。
JP61148874A 1986-06-24 1986-06-24 デユアルポ−トメモリ Pending JPS634493A (ja)

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JP61148874A JPS634493A (ja) 1986-06-24 1986-06-24 デユアルポ−トメモリ
US07/066,003 US4825411A (en) 1986-06-24 1987-06-24 Dual-port memory with asynchronous control of serial data memory transfer

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JPS634493A true JPS634493A (ja) 1988-01-09

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JP (1) JPS634493A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6314394A (ja) * 1986-07-04 1988-01-21 Nec Corp メモリ装置
JPH0284689A (ja) * 1988-09-21 1990-03-26 Toshiba Corp ビデオメモリ装置
WO1991017544A1 (fr) * 1990-04-27 1991-11-14 Kabushiki Kaisha Toshiba Dispositif de memorisation a semi-conducteurs possedant des portes d'acces multiples

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329489A (en) * 1988-03-31 1994-07-12 Texas Instruments Incorporated DRAM having exclusively enabled column buffer blocks
US5481496A (en) * 1988-06-27 1996-01-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and method of data transfer therefor
JPH0283891A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体メモリ
US4941110A (en) * 1988-11-02 1990-07-10 Allied-Signal, Inc. Memory saving arrangement for displaying raster test patterns
JPH07101554B2 (ja) * 1988-11-29 1995-11-01 三菱電機株式会社 半導体記憶装置およびそのデータ転送方法
US5442770A (en) * 1989-01-24 1995-08-15 Nec Electronics, Inc. Triple port cache memory
US5257237A (en) * 1989-05-16 1993-10-26 International Business Machines Corporation SAM data selection on dual-ported DRAM devices
US5065368A (en) * 1989-05-16 1991-11-12 International Business Machines Corporation Video ram double buffer select control
US5001672A (en) * 1989-05-16 1991-03-19 International Business Machines Corporation Video ram with external select of active serial access register
JPH0821233B2 (ja) * 1990-03-13 1996-03-04 株式会社東芝 画像メモリおよび画像メモリからデータを読み出す方法
JP2744854B2 (ja) * 1990-06-19 1998-04-28 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｖｒａｍ、メモリ装置及び表示システム
US5179372A (en) * 1990-06-19 1993-01-12 International Business Machines Corporation Video Random Access Memory serial port access
JPH06102842A (ja) * 1990-08-06 1994-04-15 Texas Instr Inc <Ti> 分割シリアルレジスタ及び動作カウンタの付いたビデオランダムアクセスメモリを含むグラフィックディスプレイシステム
US5270973A (en) * 1990-08-06 1993-12-14 Texas Instruments Incorporated Video random access memory having a split register and a multiplexer
US5517609A (en) * 1990-08-06 1996-05-14 Texas Instruments Incorporated Graphics display system using tiles of data
JP2592986B2 (ja) * 1990-09-29 1997-03-19 株式会社東芝 半導体記憶装置
EP0513451B1 (en) * 1991-05-16 1997-07-23 International Business Machines Corporation Memory device
WO1993010518A2 (en) * 1991-11-21 1993-05-27 Videologic Limited Video/graphics memory system
US5590307A (en) * 1993-01-05 1996-12-31 Sgs-Thomson Microelectronics, Inc. Dual-port data cache memory
US5450355A (en) * 1993-02-05 1995-09-12 Micron Semiconductor, Inc. Multi-port memory device
US5490112A (en) * 1993-02-05 1996-02-06 Micron Technology, Inc. Multi-port memory device with multiple sets of columns
US5422998A (en) * 1993-11-15 1995-06-06 Margolin; Jed Video memory with flash fill
US5657289A (en) * 1995-08-30 1997-08-12 Micron Technology, Inc. Expandable data width SAM for a multiport RAM
US6470405B2 (en) 1995-10-19 2002-10-22 Rambus Inc. Protocol for communication with dynamic memory
US6810449B1 (en) 1995-10-19 2004-10-26 Rambus, Inc. Protocol for communication with dynamic memory
US6035369A (en) 1995-10-19 2000-03-07 Rambus Inc. Method and apparatus for providing a memory with write enable information
US6209071B1 (en) * 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US6487207B1 (en) 1997-02-26 2002-11-26 Micron Technology, Inc. Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology
US6266379B1 (en) 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
AU9604698A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Method and apparatus for two step memory write operations
US6401167B1 (en) 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
US6263448B1 (en) 1997-10-10 2001-07-17 Rambus Inc. Power control system for synchronous memory device
US6661421B1 (en) 1998-05-21 2003-12-09 Mitsubishi Electric & Electronics Usa, Inc. Methods for operation of semiconductor memory
US6535218B1 (en) 1998-05-21 2003-03-18 Mitsubishi Electric & Electronics Usa, Inc. Frame buffer memory for graphic processing
US6559851B1 (en) 1998-05-21 2003-05-06 Mitsubishi Electric & Electronics Usa, Inc. Methods for semiconductor systems for graphics processing
US6504550B1 (en) 1998-05-21 2003-01-07 Mitsubishi Electric & Electronics Usa, Inc. System for graphics processing employing semiconductor device
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
JP2004088386A (ja) * 2002-08-27 2004-03-18 Rohm Co Ltd シリアルデータの再生回路及び再生方法
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5147328A (ja) * 1974-10-22 1976-04-22 Fujitsu Ltd
JPS60211690A (ja) * 1984-04-06 1985-10-24 Hitachi Ltd メモリ回路
JPS6196591A (ja) * 1984-10-17 1986-05-15 Fujitsu Ltd 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4720819A (en) * 1983-12-30 1988-01-19 Texas Instruments Incorporated Method and apparatus for clearing the memory of a video computer
US4688197A (en) * 1983-12-30 1987-08-18 Texas Instruments Incorporated Control of data access to memory for improved video system
US4718039A (en) * 1984-06-29 1988-01-05 International Business Machines Intermediate memory array with a parallel port and a buffered serial port
US4623990A (en) * 1984-10-31 1986-11-18 Advanced Micro Devices, Inc. Dual-port read/write RAM with single array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5147328A (ja) * 1974-10-22 1976-04-22 Fujitsu Ltd
JPS60211690A (ja) * 1984-04-06 1985-10-24 Hitachi Ltd メモリ回路
JPS6196591A (ja) * 1984-10-17 1986-05-15 Fujitsu Ltd 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6314394A (ja) * 1986-07-04 1988-01-21 Nec Corp メモリ装置
JPH0284689A (ja) * 1988-09-21 1990-03-26 Toshiba Corp ビデオメモリ装置
WO1991017544A1 (fr) * 1990-04-27 1991-11-14 Kabushiki Kaisha Toshiba Dispositif de memorisation a semi-conducteurs possedant des portes d'acces multiples

Also Published As

Publication number Publication date
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