JP2995231B2 - アナログ用ポリシリコンキャパシタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ（ａｎａ
ｌｏｇ）半導体素子の製造方法に関し、特に、色々な状
態の情報を貯蔵するためのポリキャパシタ（ｐｏｌｙ
ｃａｐａｃｉｔｏｒ）、すなわちポリシリコンキャパシ
タの製造方法に関する。

【０００２】

【従来の技術】一般的に、アナログ半導体素子は、低レ
ベル状態と高レベル状態の、二つの情報のみを有する、
所謂バイナリ状態のディジタル型の半導体素子とは異な
って、色々な状態の情報を貯蔵するために、必要な各々
の電極にキャパシタやレジスタを付加した回路構成より
なる。しかしながら、アナログ半導体素子に印加される
電圧の変化が大きい場合、キャパシタ容量およびレジス
タ抵抗値も大きく変化しなければならない。従って、金
属酸化膜半導体の電解効果トランジスター（ＭＯＳＦＥ
Ｔ）とポリシリコンキャパシタが結合されたアナログ半
導体素子では、均一な厚さを有するキャパシタ酸化膜が
求められる。

【０００３】図２Ａ〜図２Ｄは、従来の技術によるアナ
ログ用ポリシリコンキャパシタの製造方法を説明するた
めに、その製造工程を順次的に示したものである。図２
Ａにおいては、酸化工程によって半導体基板１の予定領
域に素子分離膜２が形成され、その後、素子分離膜２で
限定された活性領域に犠牲酸化膜３が形成される。この
犠牲酸化膜３は、以後の工程で、半導体基板１が損傷さ
れることを防止する。次に、全体の上部にキャパシタ下
部電極用のシリコン膜７およびキャパシタ酸化膜８がそ
れぞれ形成され、そして、キャパシタ下部電極を形成す
るために、第１フォトレジストパターン９が、素子分離
膜２上のキャパシタ酸化膜８上に形成される。

【０００４】図２Ｂにおいては、エッチング工程によっ
て、キャパシタ酸化膜８およびキャパシタ下部電極用シ
リコン膜６がパターニングされ、その後、第１フォトレ
ジストパターン９が除去される。この結果、素子分離膜
２上にキャパシタ下部電極７′が形成され、キャパシタ
下部電極７Ａ上にキャパシタ酸化膜８が形成される。次
いで、犠牲酸化膜３が除去される。その後、酸化工程に
よって、活性領域上にゲート酸化膜４が形成される。こ
の時、活性領域に隣接されたキャパシタ下部電極の側壁
に、薄い厚さの酸化膜が形成される。

【０００５】図２Ｃにおいては、全体の上部に、ゲート
電極およびキャパシタ上部電極用伝導層１０が蒸着さ
れ、伝導層１０上にゲート電極５およびキャパシタ上部
電極１２を形成するための第２フォトレジストパターン
１１が形成される。

【０００６】図２Ｄにおいては、エッチング工程によっ
て、素子の活性領域上にゲート電極が形成され、キャパ
シタ酸化膜８上に、キャパシタ上部電極１２が形成され
る。その後、第２フォトレジストパターン１１が除去さ
れる。前記のエッチング工程で、活性領域に隣接された
キャパシタ下部電極の側壁の酸化膜もまた除去される。
次に、ゲート電極５の両側基板に不純物イオンが注入さ
れて、熱処理工程で、注入不純物が駆動され、これによ
って、ソース／ドレイン領域６を形成する。

【０００７】しかし、前記言及されたポリシリコンキャ
パシタ製造方法によれば、キャパシタ酸化膜８が露出し
た状態でゲート酸化膜４を形成するための酸化工程中に
キャパシタ酸化膜８が損傷を受ける可能性が高く、これ
によって、ポリシリコンキャパシタの特性が低下し、ア
ナログ形半導体素子の生産性が減少する。

【０００８】

【発明が解決しようとする課題】本発明の目的は、ゲー
ト酸化膜を形成するための工程の間、キャパシタ酸化膜
が損傷される問題点を解決できるアナログ用ポリシリコ
ンキャパシタの製造方法を提供することにある。

【０００９】また、本発明の他の目的は、キャパシタ酸
化膜とゲート酸化膜を同時に形成することによって、ポ
リシリコンキャパシタ製造工程を単純化でき、また、キ
ャパシタ酸化膜の厚さを均一に形成して、ポリシリコン
キャパシタの特性を向上できるアナログ用ポリシリコン
キャパシタの製造方法を提供することにある。

【００１０】

【課題を解決するための手段】このため、本発明では、
先ず、キャパシタ下部電極用不純物がドーピングされた
ポリシリコンパターンを、素子分離用フィールド酸化膜
上に有する半導体基板を提供する工程と、前記半導体基
板を熱的酸化させる工程と、キャパシタ上部電極用およ
びゲート用伝導層を、熱的に酸化させた半導体基板上に
蒸着する工程と、蒸着された伝導層をパターニングし
て、各々の選択された領域にキャパシタ上部電極のパタ
ーンおよびゲートパターンを形成する工程とを含むこと
を特徴とする。

【００１１】

【発明の実施の形態】以下、本発明によるアナログ用ポ
リシリコンキャパシタの製造方法の実施の形態を、図１
Ａ〜図１Ｃを参照して詳細に説明する。

【００１２】図１Ａにおいては、半導体素子の間を分離
させるため、酸化処理によって、素子分離膜２２が半導
体基板２１の予定された部分に形成され、素子分離膜２
２の上に、キャパシタ下部電極用のシリコン膜２６が形
成される。このポリシリコン膜２６は、Ｐ形不純物とし
てボロンが、Ｎ形不純物として燐（Ｐｈｏｓｐｈｏｒｕ
ｓ）または、ヒ素（Ａｓ）のいずれかから選択された、
５×１０^２０原子／ｃｍ^３以上の濃度でドーピングされ
るＰ型あるいはＮ型のポリシリコン膜である。更に、前
記キャパシタ下部電極用のポリシリコン膜２６のため、
ポリシリコンには、原子量が大きいシリコン、ゲルマニ
ウム、アルゴンのいずれかが、５×１０^１４原子／ｃｍ
^３〜５×１０^１６イオン／ｃｍ ^２ の条件で追加的にイオ
ン注入することができる。

【００１３】図１Ｂにおいては、ゲート酸化膜２３およ
びキャパシタ酸化膜２７を形成するために、７５０〜８
５０℃で、湿式酸化工程が実施される。この結果、キャ
パシタ下部電極２６上にはキャパシタ酸化膜２７が形成
され、素子分離膜２２で限定された素子の活性領域に
は、ゲート酸化膜２３が形成される。通常、酸化速度は
不純物濃度が高い所が速いので、不純物濃度が高い所で
更に厚い酸化膜が形成される。前記キャパシタ下部電極
２６は、半導体基板２１より更に高い不純物濃度を持っ
ており、これは半導体基板２１の酸化率より２．５倍以
上も大きい。一方、キャパシタ酸化膜２７の酸化率は、
不純物の注入量と酸化条件によって多少の差はあるが、
キャパシタ下部電極２６に、５×１０^２０原子／ｃｍ^３
の濃度を有するようにする砒素不純物を注入し、７５０
〜８５０℃で湿式酸化する時、半導体基板１の酸化率の
１０倍まで向上することもできる。

【００１４】その後、所定厚さのゲート電極およびキャ
パシタ上部電極を形成するための伝導層２８が全体の上
部に蒸着され、この伝導層２８上にフォトレジストパタ
ーン２９が形成される。ここでは、前記ゲート酸化膜２
３およびキャパシタ酸化膜２７を形成した後、直ぐに、
その上部にゲート電極およびキャパシタ上部電極用伝導
層２８を形成するために、キャパシタ酸化膜２７が露出
される時間を減らす。このことによりキャパシタ酸化膜
２７の厚さが一定に維持され、これによって、キャパシ
タ酸化膜２７の特性を向上させることができる。上述の
伝導層２８のために、ポリシリコン、シリサイド、ある
いは、金属が用いられる。

【００１５】図１Ｃにおいては、ゲート電極２４および
キャパシタ上部電極３０を形成するために、伝導層２８
のパターニング後に、フォトレジストパターン２９を用
いてエッチングし、半導体基板２１上にゲート電極２４
を、また、キャパシタ酸化膜２７の上にキャパシタ上部
電極３０を形成する。その後、フォトレジストパターン
２９が除去される。次いで、半導体基板２１の露出部分
に不純物がイオン注入される。この不純物イオンが熱処
理工程で駆動されて、ゲート電極２４の両側にソース／
ドレイン接合領域２５を形成する。

【００１６】

【発明の効果】以上説明したように、本発明では、キャ
パシタ酸化膜とゲート酸化膜を同時に形成することによ
って、ポリシリコンキャパシタの製造工程を単純化させ
ることができる。更に、キャパシタ酸化膜が形成された
後、直ぐに、その上にキャパシタ用伝導層を形成するの
で、キャパシタの特性を向上させることができる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、本発明の実施の形態を説明
するためのアナログ用ポリシリコンキャパシタの製造工
程を順次示す説明図である。

【図２】（Ａ）〜（Ｄ）は、従来技術によるアナログ用
ポリシリコンキャパシタの製造工程を順次示す説明図で
ある。

【符号の説明】

２１ 半導体基板 ２２ 素子分離膜 ２３ ゲート酸化膜 ２４ ゲート電極 ２５ ソース／ドレイン接合領域 ２６ キャパシタ下部電極 ２７ キャパシタ酸化膜 ２８ 伝導層 ３０ キャパシタ上部電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 キャパシタ下部電極用に不純物をドーピ
   ングしたポリシリコンパターンを、素子分離用フィール
   ド酸化膜上に有する半導体基板を提供する工程と； 前記半導体基板を熱的酸化させる工程と；キャパシタ上部電極 用およびゲート用伝導層を、熱的酸
   化された半導体基板上に蒸着する工程と； 蒸着された伝導層をパターニングして、各々の選択され
   た領域に上部キャパシタパターンおよびゲートパターン
   を形成する工程と； を含むアナログ用ポリシリコンキャパシタの製造方法。
2. 【請求項２】 前記不純物がＮ形であることを特徴とす
   る請求項１に記載のアナログ用ポリシリコンキャパシタ
   の製造方法。
3. 【請求項３】 前記Ｎ形不純物は、燐や砒素から選択さ
   れることを特徴とする請求項２に記載のアナログ用ポリ
   シリコンキャパシタの製造方法。
4. 【請求項４】 前記不純物をドーピングしたポリシリコ
   ン内で、Ｎ形不純物のドーピング濃度が５×１０^２０原
   子／ｃｍ^３であることを特徴とする請求項２に記載のア
   ナログ用ポリシリコンキャパシタの製造方法。
5. 【請求項５】 前記不純物がＰ型であることを特徴とす
   る請求項１に記載のアナログ用ポリシリコンキャパシタ
   の製造方法。
6. 【請求項６】 前記不純物をドーピングしたポリシリコ
   ン内で、Ｐ型不純物のドーピング濃度が５×１０^２０原
   子／ｃｍ^３であることを特徴とする請求項５に記載のア
   ナログ用ポリシリコンキャパシタの製造方法。
7. 【請求項７】 前記キャパシタ下部電極用ポリシリコン
   には、シリコン、ゲルマニウムおよびアルゴンでなる群
   から選択された一つが追加的にイオン注入されているこ
   とを特徴とする請求項５に記載のアナログ用ポリシリコ
   ンキャパシタの製造方法。
8. 【請求項８】 前記Ｐ型不純物のイオン注入濃度が、５
   ×１０^１６イオン／ｃｍ ^２ であることを特徴とする請求
   項５に記載のアナログ用ポリシリコンキャパシタの製造
   方法。
9. 【請求項９】 前記熱酸化工程が湿式酸化工程であるこ
   とを特徴とする請求項１に記載のアナログ用ポリシリコ
   ンキャパシタの製造方法。
10. 【請求項１０】 前記湿式酸化工程を７５０〜８５０℃
    の温度で実施することを特徴とする請求項９に記載のア
    ナログ用ポリシリコンキャパシタの製造方法。
11. 【請求項１１】 前記ゲート電極およびキャパシタ上部
    電極の形成工程の後に、ゲート電極の両側にソース／ド
    レイン接合領域を形成する工程を追加していることを特
    徴とする請求項１に記載のアナログ用ポリシリコンキャ
    パシタの製造方法。
12. 【請求項１２】 前記伝導層が、ポリシリコン、ポリサ
    イドのグループから選択されたものであることを特徴と
    する請求項１に記載のアナログ用ポリシリコンキャパシ
    タの製造方法。
13. 【請求項１３】 前記伝導層がポリシリコンであること
    を特徴とする請求項１に記載のアナログ用ポリシリコン
    キャパシタの製造方法。