JP2995757B2

JP2995757B2 - 適応等化器

Info

Publication number: JP2995757B2
Application number: JP1215423A
Authority: JP
Inventors: 博行中島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-08-22
Filing date: 1989-08-22
Publication date: 1999-12-27
Anticipated expiration: 2014-12-27
Also published as: JPH0378309A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、特性が未知又は時間的に変動する伝送路を
非巡回ディジタルフィルタで適応的に近似等化する適応
等化器に関する。

［従来の技術］従来の、この種の適応等化器を第５図に示す。信号入
力端子１から入力されるディジタル入力信号X_Kは、デー
タクロック入力端子４から入力されるデータクロックに
従って動作をするシフトレジスタ回路21、可変係数回路
22及び加算回路23からなる非巡回形ディジタルフィルタ
10で伝送路と近似等化され、出力Y_Kとして振幅値判定回
路12に入力される。振幅値判定回路12では、ディジタル
フィルタ10の出力Y_Kを所定のしきい値で２値化して、そ
の判定値_Ｋを伝送されたディジタルパルス信号として
判定値出力端子２から出力する。

また、この判定値_Ｋは、スイッチ19を介して係数制
御回路９に入力されている。この係数制御回路９では、
上記判定値_Ｋを、D/A変換回路25でA/D変換した後、こ
の変換値とフィルタ出力Y_Kとの差分を加算回路26にて求
め、その差分e_Kを遅延回路27に出力する。一方、判定値
_Ｋはシフトレジスタ回路51に入力され、乗算回路29,3
0,31で遅延回路27からの誤差e_Kと乗算された後、累算回
路32,33,34で累算される。この累算値が、係数制御回路
９の出力として可変係数回路22に与えられている。

一方、この回路では、可変係数パラメータを持つ非巡
回形ディジタルフィルタ10の係数制御を行うのに、初期
の係数値収束過程に特にトレーニングパルス発生回路18
を設け、これをスイッチ19の切り替えによって係数制御
回路９と接続することにより、高速に且つ確実に係数値
を収束させる方法がとられてる。

係数パラメータの調整をする適応アルゴリズムとして
は、様々なものが知られているが、第５図の場合、フィ
ルタの近似の良さを表す評価関数として、符号間干渉の
絶対値知をとり、これを最小にすべく、係数パラメータ
を最大傾斜法により逐次修正するようにしている。ｍ回
目における係数C_jの修正アルゴリズムは、次式のように
なる。

ここで、αは修正利得、_K-jはｊの数分だけ過去の
判定値、e_Kは判定値_ＫのD/A変換値とディジタルフィ
ルタ10の出力値Y_Kとの差分である。なお、トレーニング
時には、判定値_Ｋとしてトレーニングパルス発生回路
18の出力値_Ｋを使用する。

第５図の構成はいわゆるZF法と呼ばれるものである
が、係数パラメータ修正のアルゴリズムはこれに限られ
たものではなく、この他にLMS法、又はその他の修正ア
ルゴリズムを使用することもある。

［発明が解決しようとする課題］しかしながら、上述した従来の適応等化回路では、等
化器とは全く独立した形で、専用のトレーニングパルス
発生回路を持たなければならないこと、また、システム
構成の専用性が高いため、係数パラメータを逐次修正す
る適応アルゴリズムを簡単に変更することができないこ
と等の問題点がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、専用のトレーニングパルス発生回路を備える必要が
なく、且つ適応アルゴリズムの変更が極めて容易な適応
等化器を提供することを目的とする。

［課題を解決するための手段］本発明に係る適応等化器は、可変係数パラメータを持
つ非巡回形ディジタルフィルタにより伝送路を適応的に
近似等化する適応等化器において、前記ディジタルフィ
ルタの出力の振幅値を判定する判定回路と、前記判定回
路の出力を保持するシフトレジスタと、前記判定回路の
出力と前記シフトレジスタの最終段の出力のいずれか一
方を選択し、この選択された出力を前記シフトレジスタ
の初段に出力する第１のデータセレクト回路と、前記シ
フトレジスタの各段への入力データのうちの一つを選択
する複数の第２のデータセレクト回路と、前記ディジタ
ルフィルタの出力と前記各第２のデータセレクト回路の
出力とを入力として、前記ディジタルフィルタの係数値
及び出力値を制御する係数制御回路とを有し、前記シフ
トレジスタは、初期値としてプリセット可能な複数の記
憶回路により構成され、データクロックに同期して各記
憶回路のデータを順次一定方向に移動させるものである
ことを特徴とする。

なお、前記シフトレジスタとしては、例えば初期値と
してプリセット可能な複数の記憶回路により構成され、
データクロックに同期して各記憶回路のデータを順次一
定方向に移動させるものが備えられる。

［作用］本発明においては、シフトレジスタのプリセット値に
よってトレーニングパルス発生を発生させ、このトレー
ニングパルスを第１のデータセレクト回路を介して巡回
させ、更に第２のデータセレクト回路によって前記トレ
ーニングパルスを選択して係数制御回路に与えることに
よって、トレーニング時の動作を行わせることができ
る。また、第１のデータセレクト回路によって判定回路
の出力を選択することにより、第２のデータセレクト回
路を介して任意のタイミングの判定値を係数制御回路に
選択出力することが可能になる。

これにより、本発明によれば、トレーニングパルス発
生のための特別の回路を必要とせず、しかも適応アルゴ
リズムの変更に対して、第１のデータセレクト回路のデ
ータ及び第２のデータセレクト回路の選択値を任意に設
定することにより、係数制御回路のモジュール性が高め
られ、システムの汎用性が向上し、システムの変更等に
も柔軟に適応することができる。

［実施例］以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。

第１図は本発明の第１の実施例に係る適応等化器の構
成を示すブロック図である。

信号入力端子１から入力されるディジタル入力信号X_K
は、データクロック入力端子４から入力されるデータク
ロックに従って動作をするｎ段のシフトレジスタ回路2
1、タップ係数回路22及び加算回路23からなる非巡回形
ディジタルフィルタ10に入力されている。このディジタ
ルフィルタ10の出力Y_Kは振幅値判定回路12に入力されて
いる。振幅値判定回路12は、ディジタルフィルタ10の出
力Y_Kを所定のしきい値で２値化して、その判定値_Ｋを
判定値出力端子２から出力する。

また、この判定値_Ｋは、データセレクト回路14の入
力端子Ｂに入力されている。データセレクト回路14の出
力は、Ｐ段のプリセット可能な記憶回路24からなるシフ
トレジスタ回路13に入力されている。このシフトレジス
タ回路13によってＰ段遅延された出力は、データセレク
ト回路14の入力端子Ａにフィードバックされている。

端子A,Bのいずれを選択するかは、モード選択信号入
力端子３から上記データセレクト回路14の選択端子Ｓに
与えられるモード選択信号によって決定される。

シフトレジスタ回路13の各段の出力は、Ｍ個のデータ
セレクト回路15₁〜15_Mの各Ｐ個の入力端子A₁〜A_Pに夫々
入力されている。データセレクト回路15₁〜15_Mの各入力
端子A₁〜A_Pのうち、どの端子を選択するかは、データセ
レクト回路選択信号入力端子5₁〜5_Mに入力される選択信
号によって決定される。

そして、これらデータセレクト回路15₁〜15_Mの出力と
非巡回形ディジタルフィルタ10の出力とが係数制御回路
９に入力されている。

次に、以上のように構成された本実施例に係る適応等
化器の動作を説明する。

この回路では、係数パラメータの収束のための初期ト
レーニングを行うトレーニング動作モードと、実受信デ
ータの判定を行う判定参照動作モードとをモード選択信
号入力端子３への入力信号によって選択することができ
る。

トレーニング動作モード時には、シフトレジスタ回路
13を、データクロック信号入力端子４に入力されるデー
タクロックの周期のＰ倍の周期で予めプリセットされた
データが循環する。従ってデータセレクト回路15_i（ｉ
＝１〜M;以下同じ）の各入力端子A₁〜A_Pには、トレーニ
ングパルス値a_K〜a_K-P+1のデータが１つずつずれながら
絶え間なく入力される。データセレクト回路15_iでは、
各段で必要なレジスタ値を入力データバス_Piに接続さ
れたデータセレクト回路選択信号入力端子5_iから入力さ
れる選択信号により選択し、所望のレジスタ値を出力す
る。

一方、判定参照動作モード時には、判定回路12の出力
_Ｋがシフトレジスタ回路13に入力され、順次入力され
るデータのＰ段分の過去のデータ_Ｋ〜_K-P+1が保持
され、後はトレーニング動作時と同様の動作をし、デー
タセレクト回路15_iの各出力_Ｋ〜_K-P+1のうちの任意
のデータが出力される。つまり、データセレクト回路15
_iの出力値は次のようになる。

トレーニング動作モード時 a_Kl+1（ｌ＝１〜Ｐ）判定参照動作モード時 _K-l+1（ｌ＝１〜Ｐ）（但し、ｌは入力端子5_iの_Piバス入力により選択）係数制御回路９では、これらのデータセレクト回路15
₁〜15_Mの出力データとディジタルフィルタ10の出力Y_Kと
に基づいて、ディジタルフィルタ10の係数パラメータ及
び出力値を制御する。

第２図は第１図の適応等化器の動作を示すタイミング
チャートである。

フィルタ入力波形X_Kは、ディジタルフィルタ10で処理
され、フィルタ出力波形Y_Kのように等化される。この出
力Y_Kは次に判定回路12で判定され、図示のように２値化
された判定値_Ｋとなる。

トレーニング動作モードでは、シフトレジスタ13に
_Ｋの期待値をプリセットすることになる。従って、各デ
ータセレクト回路15₁〜15_Mの入力A₁（ｌ＝１〜Ｐ）に
は、図示のような１サンプル毎のディジタルデータが順
次入力される。トレーニング動作モードでは、Ｐサンプ
ルの周期でデータが繰り返し入力される。

判定参照モードでは、次々と入力される_ＫからＰサ
ンプル前までのデータ_K-P+1がデータセレクト回路15_i
へ入力されることになる。このデータセレクト回路15_i
では、必要に応じて入力端子5_iから図示のような任意の
タイミングで_Ｋ〜_K-P+1のいずれか１つのデータを
選択し、データセレクト回路15_iからは、そのタイミン
グに同期してデータが出力される。従って、入力データ
バス_Piからの選択信号により、必要に応じてデータa_K
〜a_K-P+1（又は_Ｋ〜_K-P+1）が任意のタイミングで
選択され、係数制御回路９に入力されることになる。

第３図は本発明の第２の実施例を表す図である。この
実施例は、従来例として示した第５図の適応等化器と同
様、いわゆるZF法のシステム構成例を示したもので、第
１図の基本構成において、Ｐ＝４とした場合の構成を示
す図である。

係数制御回路９は、第５図におけるシフトレジスタ51
の部分をデマルチプレクサ回路28に置き換えたもので、
その他の構成については第５図の係数制御回路９と同様
である。

この適応等化器においては、データセレクト回路15₁
が、a_K（又はa_K）を常時出力するような選択信号が入力
端子5₁に与えられる。一方、データセレクト回路15₂か
らは、a_K,a_K-1,a_K-2（又は_K,_K-1,_K-2）が１サン
プルの時間内に続けて出力されるような選択信号が入力
端子5₂に与えられる。これにより、データセレクト回路
15₂の出力、即ちデマルチプレクサ回路28の入力には、
シリアルに多重化された３つのデータが供給される。係
数制御回路９では、これらのデータをもとに、多重化さ
れたデータについては、デマルチプレクサ回路28により
パラメータに戻し、従来と同様の計算が実行される。

第４図は、本発明の第３の実施例に係る適応等化器の
構成を示す図である。

このシステム構成は、判定帰還形等化器、いわゆるDF
Eと呼ばれるもので、係数制御回路９の内部にデマルチ
プレクサ回路42,43、タップ係数回路44,45,46及び加算
回路47からなる係数判定帰還フィルタ部が設けられてい
る。また、この係数制御回路９には、加算回路26からの
誤差e_Kと、データセレクト回路15₂の多重化された出力
とを乗算する乗算回路41が設けられている。乗算回路41
の出力は、デマルチプレクサ回路42の入力として、ま
た、データセレクト回路15₂の出力は、デマルチプレク
サ回路43の入力として与えられている。

一方、ディジタルフィルタ10には、加算回路26からの
誤差e_Kと、シストレジスタ回路21の各段のデータX
_K+i（ｉ＝0,1,2）とを夫々乗算する乗算回路48が設けら
れている。更に、ディジタルフィルタ10の出力W_Kと係数
判定帰還フィルタの出力とを加算する加算回路17が設け
られており、その加算結果がフィルタ出力Y_Kとして使用
されている。

この実施例においては、フィルタ出力Y_K、ディジタル
フィルタ10の係数C_i及び判定帰還フィルタ部の係数d
_jが、以下の式にて与えられる。

ここで、α、βは修正利得、_ｊはｊの数分だけの過
去の判定値、e_Kは判定値_ＫのD/A変換値とディジタル
フィルタ出力値Y_Kとの差分、C_iはディジタルフィルタ10
の係数、d_jは判定帰還フィルタ部の係数である。なお、
トレーニングモード時には、判定値a_Kとしてトレーニン
グ値a_Kを使用する。

本システム構成では、ディジタルフィルタ10の出力部
に加算回路17が加えられ、帰還ループを持つフィルタ構
成になっている。

［発明の効果］以上説明したように、本発明によれば、適応等化器と
してトレーニングパルス発生機能を予め備え持ち、デー
タセレクト回路によって、任意のタイミングのトレーニ
ング値又は判定値を選択出力することを可能としている
ので、新たなトレーニングパルス発生回路を必要とせ
ず、しかも係数制御回路のモジュール性を高め、システ
ムの汎用性が向上し、システム変更等にも柔軟に適応で
きる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る適応等化器のブロ
ック図、第２図は同適応等化器の動作波形図、第３図は
本発明の第２の実施例に係る適応等化器のブロック図、
第４図は本発明の第３の実施例に係る適応等化器のブロ
ック図、第５図は従来の適応等化器のブロック図であ
る。 1;信号入力端子、2;判定値出力端子、3;モード選択信号
入力端子、4;データクロック信号入力端子、5₁〜5_M;デ
ータセレクト回路選択信号入力端子、10;非巡回形ディ
ジタルフィルタ、12;振幅値判定回路、13,21;シフトレ
ジスタ回路、14,15₁〜15_M;データセレクト回路、22,44
〜46;タップ係数回路、17,23,26,47;加算回路、24;記憶
回路、25;D/A変換回路、27;遅延回路、28,42,43;デマル
チプレクサ回路、29〜31,41,48;乗算回路、32〜34;累積
回路

Claims

(57)【特許請求の範囲】

【請求項１】可変係数パラメータを持つ非巡回形ディジ
タルフィルタにより伝送路を適応的に近似等化する適応
等化器において、前記ディジタルフィルタの出力の振幅
値を判定する判定回路と、前記判定回路の出力を保持す
るシフトレジスタと、前記判定回路の出力と前記シフト
レジスタの最終段の出力のいずれか一方を選択し、この
選択された出力を前記シフトレジスタの初段に出力する
第１のデータセレクト回路と、前記シフトレジスタの各
段への入力データのうちの一つを選択する複数の第２の
データセレクト回路と、前記ディジタルフィルタの出力
と前記各第２のデータセレクト回路の出力とを入力とし
て、前記ディジタルフィルタの係数値及び出力値を制御
する係数制御回路とを有し、前記シフトレジスタは、初
期段値としてプリセット可能な複数の記憶回路により構
成され、データクロックに同期して各記憶回路のデータ
を順次一定方向に移動させるものであることを特徴とす
る適応等化器。