JP3022731B2 - 加算器及び減算器 - Google Patents
加算器及び減算器Info
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- JP3022731B2 JP3022731B2 JP6192844A JP19284494A JP3022731B2 JP 3022731 B2 JP3022731 B2 JP 3022731B2 JP 6192844 A JP6192844 A JP 6192844A JP 19284494 A JP19284494 A JP 19284494A JP 3022731 B2 JP3022731 B2 JP 3022731B2
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- 238000010586 diagram Methods 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、２つのアナログ信号を
加算及び減算する加算器及び減算器に係り、特に半導体
集積回路上に形成されるバイポーラトランジスタ及びＭ
ＯＳトランジスタで構成される加算器及び減算器に関す
る。
加算及び減算する加算器及び減算器に係り、特に半導体
集積回路上に形成されるバイポーラトランジスタ及びＭ
ＯＳトランジスタで構成される加算器及び減算器に関す
る。
【０００２】
【従来の技術】アナログ信号処理においては、加算器と
減算器は欠くことのできないファンクション・ブロック
であるが、近時集積回路の超微細化が進み、それに伴い
集積回路の電源電圧も５Ｖから３．３Ｖあるいは３Ｖへ
と低電圧化してきており、低電圧回路技術の必要性が一
層高まってきている。
減算器は欠くことのできないファンクション・ブロック
であるが、近時集積回路の超微細化が進み、それに伴い
集積回路の電源電圧も５Ｖから３．３Ｖあるいは３Ｖへ
と低電圧化してきており、低電圧回路技術の必要性が一
層高まってきている。
【０００３】また、ＣＭＯＳプロセスは、ＬＳＩ化に最
適のプロセスとして広く認められるようになってきてい
るので、ＣＭＯＳプロセスでマルチプライヤを実現する
ための回路技術が求められている。
適のプロセスとして広く認められるようになってきてい
るので、ＣＭＯＳプロセスでマルチプライヤを実現する
ための回路技術が求められている。
【０００４】
【発明が解決しようとする課題】そこで、本発明者（木
村）は、低電圧動作が可能で、かつ、直線性の良い入力
電圧範囲を広くできる加算器及び減算器を提案した（特
開平３−２１０６８３号公報）。このものは、図５（加
算器）及び図６（減算器）に示すように、２組の差動対
の出力電流が加算または減算されるように出力端を共通
接続する構成であるが、２組の差動対を用いた加算器及
び減算器として更に異なる構成のものが得られることを
知見した。
村）は、低電圧動作が可能で、かつ、直線性の良い入力
電圧範囲を広くできる加算器及び減算器を提案した（特
開平３−２１０６８３号公報）。このものは、図５（加
算器）及び図６（減算器）に示すように、２組の差動対
の出力電流が加算または減算されるように出力端を共通
接続する構成であるが、２組の差動対を用いた加算器及
び減算器として更に異なる構成のものが得られることを
知見した。
【０００５】本発明は、このような知見に基づきなされ
たもので、その目的は、低電圧動作が可能で、かつ、直
線性の良い入力電圧範囲を広くできる加算器及び減算器
を提供することにある。
たもので、その目的は、低電圧動作が可能で、かつ、直
線性の良い入力電圧範囲を広くできる加算器及び減算器
を提供することにある。
【０００６】
【課題を解決するための手段】 前記目的を達成するた
めに、本発明の加算器および減算器は次の如き構成を有
する。すなわち、第１発明の加算器は、第１の入力電圧
の半分の第１の信号が差動入力する第１のバイポーラト
ランジスタ対と、第２の入力電圧の半分の第２の信号が
差動入力する第２のバイポーラトランジスタ対と、それ
らを駆動する共通の電流源と、を備え、前記第１のバイ
ポーラトランジスタ対と第２のバイポーラトランジスタ
対の４つのバイポーラトランジスタのエミッタが共通接
続されると共に、第１のバイポーラトランジスタ対と第
２のバイポーラトランジスタ対の相互間において同極性
の信号が入力する側のトランジスタのコレクタ同士が共
通接続され、差動出力対を構成することを特徴とするも
のである。
めに、本発明の加算器および減算器は次の如き構成を有
する。すなわち、第１発明の加算器は、第１の入力電圧
の半分の第１の信号が差動入力する第１のバイポーラト
ランジスタ対と、第２の入力電圧の半分の第２の信号が
差動入力する第２のバイポーラトランジスタ対と、それ
らを駆動する共通の電流源と、を備え、前記第１のバイ
ポーラトランジスタ対と第２のバイポーラトランジスタ
対の４つのバイポーラトランジスタのエミッタが共通接
続されると共に、第１のバイポーラトランジスタ対と第
２のバイポーラトランジスタ対の相互間において同極性
の信号が入力する側のトランジスタのコレクタ同士が共
通接続され、差動出力対を構成することを特徴とするも
のである。
【０００７】第２発明の減算器は、第１の入力電圧の半
分の第１の信号が差動入力する第１のバイポーラトラン
ジスタ対と、第２の入力電圧の半分の第２の信号が差動
入力する第２のバイポーラトランジスタ対と、それらを
駆動する共通の電流源と、を備え、前記第１のバイポー
ラトランジスタ対と第２のバイポーラトランジスタ対の
４つのバイポーラトランジスタのエミッタが共通接続さ
れると共に、第１のバイポーラトランジスタ対と第２の
バイポーラトランジスタ対の相互間において逆極性の信
号が入力する側のトランジスタのコレクタ同士が共通接
続され、差動出力対を構成することを特徴とするもので
ある。
分の第１の信号が差動入力する第１のバイポーラトラン
ジスタ対と、第２の入力電圧の半分の第２の信号が差動
入力する第２のバイポーラトランジスタ対と、それらを
駆動する共通の電流源と、を備え、前記第１のバイポー
ラトランジスタ対と第２のバイポーラトランジスタ対の
４つのバイポーラトランジスタのエミッタが共通接続さ
れると共に、第１のバイポーラトランジスタ対と第２の
バイポーラトランジスタ対の相互間において逆極性の信
号が入力する側のトランジスタのコレクタ同士が共通接
続され、差動出力対を構成することを特徴とするもので
ある。
【０００８】第３発明の加算器は、第１の入力電圧の半
分の第１の信号が差動入力する第１のＭＯＳトランジス
タ対と、第２の入力電圧の半分の第２の信号が差動入力
する第２のＭＯＳトランジスタ対と、それらを駆動する
共通の電流源と、を備え、前記第１のＭＯＳトランジス
タ対と第２のＭＯＳトランジスタ対の４つのＭＯＳトラ
ンジスタのエミッタが共通接続されると共に、第１のＭ
ＯＳトランジスタ対と第２のＭＯＳトランジスタ対の相
互間において同極性の信号が入力する側のトランジスタ
のコレクタ同士が共通接続され、差動出力対を構成する
ことを特徴とするものである。
分の第１の信号が差動入力する第１のＭＯＳトランジス
タ対と、第２の入力電圧の半分の第２の信号が差動入力
する第２のＭＯＳトランジスタ対と、それらを駆動する
共通の電流源と、を備え、前記第１のＭＯＳトランジス
タ対と第２のＭＯＳトランジスタ対の４つのＭＯＳトラ
ンジスタのエミッタが共通接続されると共に、第１のＭ
ＯＳトランジスタ対と第２のＭＯＳトランジスタ対の相
互間において同極性の信号が入力する側のトランジスタ
のコレクタ同士が共通接続され、差動出力対を構成する
ことを特徴とするものである。
【０００９】第４発明の減算器は、第１の入力電圧の半
分の第１の信号が差動入力する第１のＭＯＳトランジス
タ対と、第２の入力電圧の半分の第２の信号が差動入力
する第２のＭＯＳトランジスタ対と、それらを駆動する
共通の電流源と、を備え、前記第１のＭＯＳトランジス
タ対と第２のＭＯＳトランジスタ対の４つのＭＯＳトラ
ンジスタのエミッタが共通接続されると共に、第１のＭ
ＯＳトランジスタ対と第２のＭＯＳトランジスタ対の相
互間において逆極性の信号が入力する側のトランジスタ
のコレクタ同士が共通接続され、差動出力対を構成する
ことを特徴とするものである。
分の第１の信号が差動入力する第１のＭＯＳトランジス
タ対と、第２の入力電圧の半分の第２の信号が差動入力
する第２のＭＯＳトランジスタ対と、それらを駆動する
共通の電流源と、を備え、前記第１のＭＯＳトランジス
タ対と第２のＭＯＳトランジスタ対の４つのＭＯＳトラ
ンジスタのエミッタが共通接続されると共に、第１のＭ
ＯＳトランジスタ対と第２のＭＯＳトランジスタ対の相
互間において逆極性の信号が入力する側のトランジスタ
のコレクタ同士が共通接続され、差動出力対を構成する
ことを特徴とするものである。
【００１０】
【作用】次に、前記の如く構成される本発明の加算器及
び減算器の作用を説明する。本発明では、２組のトラン
ジスタ対を構成する４個のトランジスタのエミッタまた
はソースが共通接続され、共通の電流源で駆動されるク
ァドリテールセルにおいて、２組のトランジスタ対それ
ぞれのベース間またはゲート間に第１の信号と第２の信
号を差動入力し、出力対を出力電流が加算または減算さ
れるようにコレクタまたはドレインを共通接続して加算
器及び減算器を構成する。
び減算器の作用を説明する。本発明では、２組のトラン
ジスタ対を構成する４個のトランジスタのエミッタまた
はソースが共通接続され、共通の電流源で駆動されるク
ァドリテールセルにおいて、２組のトランジスタ対それ
ぞれのベース間またはゲート間に第１の信号と第２の信
号を差動入力し、出力対を出力電流が加算または減算さ
れるようにコレクタまたはドレインを共通接続して加算
器及び減算器を構成する。
【００１１】従って、直線性の良い入力電圧範囲を広く
できる。また、２組のトランジスタ対は横一列配置とな
るので、低電圧動作が可能である。
できる。また、２組のトランジスタ対は横一列配置とな
るので、低電圧動作が可能である。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る加算器を示
す。この加算器は、バイポーラトランジスタで構成され
るもので、第１の信号（電圧Ｖ1 ）が差動入力する第１
のバイポーラトランジスタ対（Ｑ１、Ｑ２）と第２の信
号が差動入力する第２のバイポーラトランジスタ対（Ｑ
３、Ｑ４）とそれらを駆動する共通の電流源Ｉ0とを備
える。
する。図１は、本発明の第１実施例に係る加算器を示
す。この加算器は、バイポーラトランジスタで構成され
るもので、第１の信号（電圧Ｖ1 ）が差動入力する第１
のバイポーラトランジスタ対（Ｑ１、Ｑ２）と第２の信
号が差動入力する第２のバイポーラトランジスタ対（Ｑ
３、Ｑ４）とそれらを駆動する共通の電流源Ｉ0とを備
える。
【００１３】第１のバイポーラトランジスタ対（Ｑ１、
Ｑ２）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ１のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ２のベースに印加され
る。同様に、第２のバイポーラトランジスタ対（Ｑ３、
Ｑ４）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ３のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ４のベースに印加され
る。
Ｑ２）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ１のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ２のベースに印加され
る。同様に、第２のバイポーラトランジスタ対（Ｑ３、
Ｑ４）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ３のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ４のベースに印加され
る。
【００１４】そして、第１のバイポーラトランジスタ対
と第２のバイポーラトランジスタ対の相互間において同
極性の信号が入力する側のトランジスタ（Ｑ１とＱ
３）、同（Ｑ２とＱ４）のコレクタ同士が共通接続さ
れ、差動出力対を構成する。
と第２のバイポーラトランジスタ対の相互間において同
極性の信号が入力する側のトランジスタ（Ｑ１とＱ
３）、同（Ｑ２とＱ４）のコレクタ同士が共通接続さ
れ、差動出力対を構成する。
【００１５】素子間の整合性は良いと仮定し、ベース幅
変調を無視すれば、４つのトランジスタ（Ｑ１、Ｑ２、
Ｑ３、Ｑ４）が１つの定電流源Ｉ0 で駆動されるクァド
リテールセルを構成する各トランジスタのコレクタ電流
（ＩC1、ＩC2、ＩC3、ＩC4）は数式１で表される。但
し、数式１において、ＩS はトランジスタの飽和電流、
ＶR は入力信号の直流電圧、ＶA はクァドリテールセル
の共通エミッタ電圧である。また、ＶT は熱電圧であっ
て、ボルツマン定数ｋと絶対温度Ｔと単位電子電荷ｑと
を用いて、ＶT ＝ｋＴ／ｑと表される。
変調を無視すれば、４つのトランジスタ（Ｑ１、Ｑ２、
Ｑ３、Ｑ４）が１つの定電流源Ｉ0 で駆動されるクァド
リテールセルを構成する各トランジスタのコレクタ電流
（ＩC1、ＩC2、ＩC3、ＩC4）は数式１で表される。但
し、数式１において、ＩS はトランジスタの飽和電流、
ＶR は入力信号の直流電圧、ＶA はクァドリテールセル
の共通エミッタ電圧である。また、ＶT は熱電圧であっ
て、ボルツマン定数ｋと絶対温度Ｔと単位電子電荷ｑと
を用いて、ＶT ＝ｋＴ／ｑと表される。
【００１６】
【数１】
【００１７】また、当該クァドリテールセルのテール電
流は、数式２で表されるので、コレクタ電流の式に含ま
れる共通項ＩS ｅｘｐ｛（ＶR −ＶA ）／ＶT ｝は、数
式１と数式２を解いて数式３となる。なお、数式２にお
いて、αは直流電流増幅率である。
流は、数式２で表されるので、コレクタ電流の式に含ま
れる共通項ＩS ｅｘｐ｛（ＶR −ＶA ）／ＶT ｝は、数
式１と数式２を解いて数式３となる。なお、数式２にお
いて、αは直流電流増幅率である。
【００１８】
【数２】ＩC1＋ＩC2＋ＩC3＋ＩC4＝αF Ｉ0
【００１９】
【数３】
【００２０】従って、バイポーラ加算器の差動出力電流
ΔＩ+ ｛＝（ＩC1＋ＩC3）−（ＩC2＋ＩC4）｝は数式４
で示される。
ΔＩ+ ｛＝（ＩC1＋ＩC3）−（ＩC2＋ＩC4）｝は数式４
で示される。
【００２１】
【数４】
【００２２】数式４から解るように、このバイポーラ加
算器では、２信号の和電圧に対して、４ＶT で規格化さ
れており、整合差動対のそれに対して２倍大きくなって
いる。従って、比較的直線性の良い加算器が得られる。
算器では、２信号の和電圧に対して、４ＶT で規格化さ
れており、整合差動対のそれに対して２倍大きくなって
いる。従って、比較的直線性の良い加算器が得られる。
【００２３】次に、図２は、本発明の第２実施例に係る
減算器を示す。この減算器は、バイポーラトランジスタ
で構成されるもので、第１の信号（電圧Ｖ1 ）が差動入
力する第１のバイポーラトランジスタ対（Ｑ１、Ｑ２）
と第２の信号が差動入力する第２のバイポーラトランジ
スタ対（Ｑ３、Ｑ４）とそれらを駆動する共通の電流源
Ｉ0 とを備える。
減算器を示す。この減算器は、バイポーラトランジスタ
で構成されるもので、第１の信号（電圧Ｖ1 ）が差動入
力する第１のバイポーラトランジスタ対（Ｑ１、Ｑ２）
と第２の信号が差動入力する第２のバイポーラトランジ
スタ対（Ｑ３、Ｑ４）とそれらを駆動する共通の電流源
Ｉ0 とを備える。
【００２４】第１のバイポーラトランジスタ対（Ｑ１、
Ｑ２）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ１のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ２のベースに印加され
る。同様に、第２のバイポーラトランジスタ対（Ｑ３、
Ｑ４）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ３のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ４のベースに印加され
る。
Ｑ２）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ１のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ２のベースに印加され
る。同様に、第２のバイポーラトランジスタ対（Ｑ３、
Ｑ４）では、ある直流電圧（ＶR ）を基準に正極性の入
力電圧（Ｖ1 ／２）がＱ３のベースに印加され、負極性
の入力電圧（−Ｖ1 ／２）がＱ４のベースに印加され
る。
【００２５】そして、第１のバイポーラトランジスタ対
と第２のバイポーラトランジスタ対の相互間において逆
極性の信号が入力する側のトランジスタ（Ｑ１とＱ
４）、同（Ｑ２とＱ３）のコレクタ同士が共通接続さ
れ、差動出力対を構成する。
と第２のバイポーラトランジスタ対の相互間において逆
極性の信号が入力する側のトランジスタ（Ｑ１とＱ
４）、同（Ｑ２とＱ３）のコレクタ同士が共通接続さ
れ、差動出力対を構成する。
【００２６】このバイポーラ減算器の差動出力電流ΔＩ
- ｛＝（ＩC1＋ＩC4）−（ＩC2＋ＩC3）｝は、上述した
結果を用いて数式５で示され、同様に比較的直線性の良
い減算器が得られる。
- ｛＝（ＩC1＋ＩC4）−（ＩC2＋ＩC3）｝は、上述した
結果を用いて数式５で示され、同様に比較的直線性の良
い減算器が得られる。
【００２７】
【数５】
【００２８】次に、図３は、本発明の第３実施例に係る
加算器を示す。この加算器は、第１実施例のバイポーラ
トランジスタをＭＯＳトランジスタで置換したＭＯＳ加
算器である。
加算器を示す。この加算器は、第１実施例のバイポーラ
トランジスタをＭＯＳトランジスタで置換したＭＯＳ加
算器である。
【００２９】同一チップ上では素子間の整合性は良いと
仮定し、ゲート幅変調と基板効果を無視すると、飽和領
域で動作するＭＯＳトランジスタのドレイン電流とゲー
ト・ソース間電圧との関係が２乗則に従うものとすれ
ば、クァドリテールセルを構成する各ＭＯＳトランジス
タのドレイン電流（ＩD1、ＩD2、ＩD3、ＩD4）は、数式
６、数式７、数式８、数式９で示される。但し、数式６
〜数式９において、βはトランスコンダクタンス・パラ
メータであり、キャリアの実効モビリティμ、単位面積
当たりのゲート酸化膜容量ＣOX、ゲート幅Ｗ、ゲート長
Ｌとして、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。ま
た、ＶA はクァドリテールセルの共通ソース電圧、ＶTH
はスレッショルド電圧である。
仮定し、ゲート幅変調と基板効果を無視すると、飽和領
域で動作するＭＯＳトランジスタのドレイン電流とゲー
ト・ソース間電圧との関係が２乗則に従うものとすれ
ば、クァドリテールセルを構成する各ＭＯＳトランジス
タのドレイン電流（ＩD1、ＩD2、ＩD3、ＩD4）は、数式
６、数式７、数式８、数式９で示される。但し、数式６
〜数式９において、βはトランスコンダクタンス・パラ
メータであり、キャリアの実効モビリティμ、単位面積
当たりのゲート酸化膜容量ＣOX、ゲート幅Ｗ、ゲート長
Ｌとして、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。ま
た、ＶA はクァドリテールセルの共通ソース電圧、ＶTH
はスレッショルド電圧である。
【００３０】
【数６】
【００３１】
【数７】
【００３２】
【数８】
【００３３】
【数９】
【００３４】また、テール電流は、数式１０で表せる。
【００３５】
【数１０】ＩD1＋ＩD2＋ＩD3＋ＩD4＝Ｉ0
【００３６】数式６〜数式１０を解くと、ＭＯＳ加算器
の差動出力電流ΔＩ+ ｛＝（ＩD1＋ＩD4）−（ＩD2＋Ｉ
D3）｝は、数式１１と表せる。
の差動出力電流ΔＩ+ ｛＝（ＩD1＋ＩD4）−（ＩD2＋Ｉ
D3）｝は、数式１１と表せる。
【００３７】
【数１１】
【００３８】数式１１から、バイポーラ加算器と同様
に、比較的直線性の良い加算器となっていることが解
る。
に、比較的直線性の良い加算器となっていることが解
る。
【００３９】次に、図４は、本発明の第４実施例に係る
減算器を示す。この減算器は、第２実施例のバイポーラ
トランジスタをＭＯＳトランジスタで置換したＭＯＳ減
算器である。
減算器を示す。この減算器は、第２実施例のバイポーラ
トランジスタをＭＯＳトランジスタで置換したＭＯＳ減
算器である。
【００４０】このＭＯＳ減算器の差動出力電流ΔＩ-
｛＝（ＩD1＋ＩD3）−（ＩD2＋ＩD4）｝は、数式１２と
表せる。バイポーラ減算器と同様に、比較的直線性の良
い減算器となっていることが解る。
｛＝（ＩD1＋ＩD3）−（ＩD2＋ＩD4）｝は、数式１２と
表せる。バイポーラ減算器と同様に、比較的直線性の良
い減算器となっていることが解る。
【００４１】
【数１２】
【００４２】なお、２組の差動対は横一列配置となるの
で、低電圧動作が可能であることが理解できる。
で、低電圧動作が可能であることが理解できる。
【００４３】
【発明の効果】以上説明したように、本発明の加算器及
び減算器は、２組のトランジスタ対を構成する４個のト
ランジスタのエミッタまたはソースが共通接続され、共
通の電流源で駆動されるクァドリテールセルにおいて、
２組のトランジスタ対それぞれのベース間またはゲート
間に第１の信号と第２の信号を差動入力し、出力対を出
力電流が加算または減算されるようにコレクタまたはド
レインを共通接続して加算器及び減算器を構成する。従
って、直線性の良い入力電圧範囲を広くでき、かつ、低
電圧動作が可能な加算器及び減算器を提供できる効果が
ある。
び減算器は、２組のトランジスタ対を構成する４個のト
ランジスタのエミッタまたはソースが共通接続され、共
通の電流源で駆動されるクァドリテールセルにおいて、
２組のトランジスタ対それぞれのベース間またはゲート
間に第１の信号と第２の信号を差動入力し、出力対を出
力電流が加算または減算されるようにコレクタまたはド
レインを共通接続して加算器及び減算器を構成する。従
って、直線性の良い入力電圧範囲を広くでき、かつ、低
電圧動作が可能な加算器及び減算器を提供できる効果が
ある。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るバイポーラ加算器の
回路図である。
回路図である。
【図２】本発明の第２実施例に係るバイポーラ減算器の
回路図である。
回路図である。
【図３】本発明の第３実施例に係るＭＯＳ加算器の回路
図である。
図である。
【図４】本発明の第４実施例に係るＭＯＳ減算器の回路
図である。
図である。
【図５】従来のＭＯＳ加算器の回路図である。
【図６】従来のＭＯＳ減算器の回路図である。
Ｉ0 定電流源 Ｍ１〜Ｍ４ ＭＯＳトランジスタ Ｑ１〜Ｑ４ バイポーラトランジスタ
Claims (5)
- 【請求項１】 第１の入力電圧の半分の第１の信号が差
動入力する第１のバイポーラトランジスタ対と、第２の
入力電圧の半分の第２の信号が差動入力する第２のバイ
ポーラトランジスタ対と、それらを駆動する共通の電流
源と、を備え、前記第１のバイポーラトランジスタ対と
第２のバイポーラトランジスタ対の４つのバイポーラト
ランジスタのエミッタが共通接続されると共に、第１の
バイポーラトランジスタ対と第２のバイポーラトランジ
スタ対の相互間において同極性の信号が入力する側のト
ランジスタのコレクタ同士が共通接続され、差動出力対
を構成することを特徴とする加算器。 - 【請求項２】 第１の入力電圧の半分の第１の信号が差
動入力する第１のバイポーラトランジスタ対と、第２の
入力電圧の半分の第２の信号が差動入力する第２のバイ
ポーラトランジスタ対と、それらを駆動する共通の電流
源と、を備え、前記第１のバイポーラトランジスタ対と
第２のバイポーラトランジスタ対の４つのバイポーラト
ランジスタのエミッタが共通接続されると共に、第１の
バイポーラトランジスタ対と第２のバイポーラトランジ
スタ対の相互間において逆極性の信号が入力する側のト
ランジスタのコレクタ同士が共通接続され、差動出力対
を構成することを特徴とする減算器。 - 【請求項３】 第１の入力電圧の半分の第１の信号が差
動入力する第１のＭＯＳトランジスタ対と、第２の入力
電圧の半分の第２の信号が差動入力する第２のＭＯＳト
ランジスタ対と、それらを駆動する共通の電流源と、を
備え、前記第１のＭＯＳトランジスタ対と第２のＭＯＳ
トランジスタ対の４つのＭＯＳトランジスタのエミッタ
が共通接続されると共に、第１のＭＯＳトランジスタ対
と第２のＭＯＳトランジスタ対の相互間において同極性
の信号が入力する側のトランジスタのコレクタ同士が共
通接続され、差動出力対を構成することを特徴とする加
算器。 - 【請求項４】 第１の入力電圧の半分の第１の信号が差
動入力する第１のＭＯＳトランジスタ対と、第２の入力
電圧の半分の第２の信号が差動入力する第２のＭＯＳト
ランジスタ対と、それらを駆動する共通の電流源と、を
備え、前記第１のＭＯＳトランジスタ対と第２のＭＯＳ
トランジスタ対の４つのＭＯＳトランジスタのエミッタ
が共通接続されると共に、第１のＭＯＳトランジスタ対
と第２のＭＯＳトランジスタ対の相互間において逆極性
の信号が入力する側のトランジスタのコレクタ同士が共
通接続され、差動出力対を構成することを特徴とする減
算器。 - 【請求項５】 第１の入力電圧の半分の第１の信号が差
動入力する第１のバイポーラトランジスタ対と、第２の
入力電圧の半分の第２の信号が差動入力する第２のバイ
ポーラトランジスタ対と、それらを駆動する共通の電流
源と、のみから構成され、前記第１のバイポーラトラン
ジスタ対と第２のバイポーラトランジスタ対の４つのバ
イポーラトランジスタのエミッタが共通接続されると共
に、第１のバイポーラトランジスタ対と第２のバイポー
ラトランジスタ対の相互間において同極性の信号が入力
する側のトランジスタのコレクタ同士が共通接続され、
差動出力対を構成することを特徴とする加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192844A JP3022731B2 (ja) | 1994-07-25 | 1994-07-25 | 加算器及び減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192844A JP3022731B2 (ja) | 1994-07-25 | 1994-07-25 | 加算器及び減算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836616A JPH0836616A (ja) | 1996-02-06 |
| JP3022731B2 true JP3022731B2 (ja) | 2000-03-21 |
Family
ID=16297921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6192844A Expired - Lifetime JP3022731B2 (ja) | 1994-07-25 | 1994-07-25 | 加算器及び減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022731B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794907B2 (en) * | 2000-09-15 | 2004-09-21 | Broadcom Corporation | Low jitter high speed CMOS to CML clock converter |
| RU2724802C1 (ru) * | 2019-12-30 | 2020-06-25 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Забайкальский государственный университет" (ФГБОУ ВО "ЗабГУ") | Сумматор натуральных чисел |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59103174A (ja) * | 1982-12-03 | 1984-06-14 | Pioneer Electronic Corp | 電圧加算回路 |
-
1994
- 1994-07-25 JP JP6192844A patent/JP3022731B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0836616A (ja) | 1996-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |