JPH06208635A - マルチプライヤ - Google Patents
マルチプライヤInfo
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- JPH06208635A JPH06208635A JP5019358A JP1935893A JPH06208635A JP H06208635 A JPH06208635 A JP H06208635A JP 5019358 A JP5019358 A JP 5019358A JP 1935893 A JP1935893 A JP 1935893A JP H06208635 A JPH06208635 A JP H06208635A
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- transistor
- multiplier
- input voltage
- common
- equation
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
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- Mathematical Physics (AREA)
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- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 低電圧動作を維持しつつ直線性の良い入力電
圧範囲の拡大が図れるアナログ・マルチプライヤを提供
する。 【構成】 出力端が共通接続されるトランジスタ対（M
1、M3）（M4、M2）の２個が定電流源I0で駆動される回
路では、M1とM2のゲート間に入力電圧Vxが印加され、M3
とM4のゲート同士は共通接続される。出力端が共通接続
されるトランジスタ対（M5、M7）（M8、M6）の２個が定
電流源I0で駆動される回路では、M5とM6のゲート間に入
力電圧Vxが印加され、M7とM8のゲート同士は共通接続さ
れる。M3とM4の共通接続ゲートとM7とM8の共通接続ゲー
トとの間に入力電圧Vyが印加される。（M1、M3）と（M
8、M6）の共通接続ドレイン同士及び（M4、M2）と（M
5、M7）の共通接続ドレイン同士がそれぞれ共通接続さ
れ差動出力端を構成する。
圧範囲の拡大が図れるアナログ・マルチプライヤを提供
する。 【構成】 出力端が共通接続されるトランジスタ対（M
1、M3）（M4、M2）の２個が定電流源I0で駆動される回
路では、M1とM2のゲート間に入力電圧Vxが印加され、M3
とM4のゲート同士は共通接続される。出力端が共通接続
されるトランジスタ対（M5、M7）（M8、M6）の２個が定
電流源I0で駆動される回路では、M5とM6のゲート間に入
力電圧Vxが印加され、M7とM8のゲート同士は共通接続さ
れる。M3とM4の共通接続ゲートとM7とM8の共通接続ゲー
トとの間に入力電圧Vyが印加される。（M1、M3）と（M
8、M6）の共通接続ドレイン同士及び（M4、M2）と（M
5、M7）の共通接続ドレイン同士がそれぞれ共通接続さ
れ差動出力端を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、２つのアナログ信号を
乗算するマルチプライヤに係り、特に半導体集積回路上
に形成されるバイポーラトランジスタやＭＯＳトランジ
スタで構成されるアナログマルチプライヤに関する。
乗算するマルチプライヤに係り、特に半導体集積回路上
に形成されるバイポーラトランジスタやＭＯＳトランジ
スタで構成されるアナログマルチプライヤに関する。
【０００２】
【従来の技術】アナログ信号処理においては、マルチプ
ライヤは欠くことのできないファンクション・ブロック
であるが、近時集積回路の超微細化が進み、それに伴い
集積回路の電源電圧も５Ｖから３．３Ｖあるいは３Ｖへ
と低電圧化してきており、低電圧回路技術の必要性が一
層高まってきている。その際に直線性の良い入力電圧範
囲の広いことが望まれる。
ライヤは欠くことのできないファンクション・ブロック
であるが、近時集積回路の超微細化が進み、それに伴い
集積回路の電源電圧も５Ｖから３．３Ｖあるいは３Ｖへ
と低電圧化してきており、低電圧回路技術の必要性が一
層高まってきている。その際に直線性の良い入力電圧範
囲の広いことが望まれる。
【０００３】ここに、周知のギルバート・マルチプライ
ヤは、バイポーラトランジスタで構成されるが、電源電
圧の低減に対応できる構成ではないので、ギルバート・
マルチプライヤに代わり得る低電圧動作可能なバイポー
ラ・マルチプライヤが求められている。
ヤは、バイポーラトランジスタで構成されるが、電源電
圧の低減に対応できる構成ではないので、ギルバート・
マルチプライヤに代わり得る低電圧動作可能なバイポー
ラ・マルチプライヤが求められている。
【０００４】また、ＣＭＯＳプロセスは、ＬＳＩ化に最
適のプロセス技術として広く認められるようになってき
ているので、ＣＭＯＳプロセスでマルチプライヤを実現
するための回路技術が求められている。
適のプロセス技術として広く認められるようになってき
ているので、ＣＭＯＳプロセスでマルチプライヤを実現
するための回路技術が求められている。
【０００５】かかる観点から、本発明者（木村）は、低
電圧動作可能なマルチプライヤを各種開発し先に出願し
た（図１３、図１６、図１９）。本発明者が提案したマ
ルチプライヤは、２つの信号の和信号の２乗と差信号の
２乗との差をとれば２つの信号の積の項が得られる点に
着目し、２つの２乗回路を設けるが、その２乗回路の２
組をいわば横一列となるような配置にし、同一の電源電
圧で動作するようにしたものである。なお、積の項に現
れる定数４を１にすべく動作させるので、「クォータ・
スクェア・マルチプライヤ」と称することとしている。
電圧動作可能なマルチプライヤを各種開発し先に出願し
た（図１３、図１６、図１９）。本発明者が提案したマ
ルチプライヤは、２つの信号の和信号の２乗と差信号の
２乗との差をとれば２つの信号の積の項が得られる点に
着目し、２つの２乗回路を設けるが、その２乗回路の２
組をいわば横一列となるような配置にし、同一の電源電
圧で動作するようにしたものである。なお、積の項に現
れる定数４を１にすべく動作させるので、「クォータ・
スクェア・マルチプライヤ」と称することとしている。
【０００６】図１３は、未公開の特願平４−７２６２９
における図２に示すバイポーラ・マルチプライヤであ
り、２つの２乗回路は、それぞれエミッタサイズが異な
るトランジスタで構成される不平衡差動対の２組で構成
される。伝達特性を図１４に、出力コンダクタンス特性
を図１５にそれぞれ示してある。
における図２に示すバイポーラ・マルチプライヤであ
り、２つの２乗回路は、それぞれエミッタサイズが異な
るトランジスタで構成される不平衡差動対の２組で構成
される。伝達特性を図１４に、出力コンダクタンス特性
を図１５にそれぞれ示してある。
【０００７】図１６は、特開平４−３４６７３号公報に
開示される第２図を整理して示したＭＯＳマルチプライ
ヤであり、２つの２乗回路は、それぞれ能力｛ゲート幅
Ｗとゲート長Ｌの比（Ｗ／Ｌ）｝が異なるトランジスタ
で構成される不平衡差動対の２組で構成される。伝達特
性を図１７に、出力コンダクタンス特性を図１８にそれ
ぞれ示してある。
開示される第２図を整理して示したＭＯＳマルチプライ
ヤであり、２つの２乗回路は、それぞれ能力｛ゲート幅
Ｗとゲート長Ｌの比（Ｗ／Ｌ）｝が異なるトランジスタ
で構成される不平衡差動対の２組で構成される。伝達特
性を図１７に、出力コンダクタンス特性を図１８にそれ
ぞれ示してある。
【０００８】また、図１９は、電子情報通信学会英文論
文誌（IEICE Trans. FUNDAMENTALS.VOL.E75-A,NO.12,De
c.1992）に発表したＭＯＳマルチプライヤであり、２つ
の２乗回路は、それぞれクァッドリテールセル（４つの
トランジスタが１つの定電流源で駆動される回路）で構
成される。伝達特性を図２０に、出力コンダクタンス特
性を図２１にそれぞれ示してある。
文誌（IEICE Trans. FUNDAMENTALS.VOL.E75-A,NO.12,De
c.1992）に発表したＭＯＳマルチプライヤであり、２つ
の２乗回路は、それぞれクァッドリテールセル（４つの
トランジスタが１つの定電流源で駆動される回路）で構
成される。伝達特性を図２０に、出力コンダクタンス特
性を図２１にそれぞれ示してある。
【０００９】なお、クァッドリテールセル自体をマルチ
プライヤセルとしたものには、図２２に示すＷａｎｇ
（ワン）セルが知られている。これは、雑誌“IEEE Jou
rnalof Solid-State Circuits,VOL.26,NO.9,Sept.1991
”に掲載のものを本発明者が整理して示したもので、
本発明者の解析による伝達特性を図２３に、出力コンダ
クタンス特性を図２４にそれぞれ示してある。
プライヤセルとしたものには、図２２に示すＷａｎｇ
（ワン）セルが知られている。これは、雑誌“IEEE Jou
rnalof Solid-State Circuits,VOL.26,NO.9,Sept.1991
”に掲載のものを本発明者が整理して示したもので、
本発明者の解析による伝達特性を図２３に、出力コンダ
クタンス特性を図２４にそれぞれ示してある。
【００１０】
【発明が解決しようとする課題】上述した各種のマルチ
プライヤにおいて、直線性の良い入力電圧範囲は、バイ
ポーラ・マルチプライヤでは、ギルバート・マルチプラ
イヤのものとほぼ同等であり、ＭＯＳマルチプライヤで
は相当に広くなるが、低電圧動作を維持したままで更に
広い入力電圧範囲を必要とする場合には回路的な限界が
あるという問題がある。
プライヤにおいて、直線性の良い入力電圧範囲は、バイ
ポーラ・マルチプライヤでは、ギルバート・マルチプラ
イヤのものとほぼ同等であり、ＭＯＳマルチプライヤで
は相当に広くなるが、低電圧動作を維持したままで更に
広い入力電圧範囲を必要とする場合には回路的な限界が
あるという問題がある。
【００１１】本発明は、このような問題に鑑みなされた
もので、その目的は、低電圧動作が可能で、かつ直線性
の良い入力電圧範囲を更に広くできるマルチプライヤを
提供することにある。
もので、その目的は、低電圧動作が可能で、かつ直線性
の良い入力電圧範囲を更に広くできるマルチプライヤを
提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
本発明のマルチプライヤは次の如き構成を有する。即
ち、本発明のマルチプライヤは、出力端が共通接続され
るトランジスタ対の２個が１つの定電流源で駆動される
クァッドリテールセルの２個； を備え、両クァッドリ
テールセルのそれぞれにおいて、一方のトランジスタ対
の一方のトランジスタの入力端と他方のトランジスタ対
の他方のトランジスタの入力端との間に第１の信号が印
加され、一方のトランジスタ対の他方のトランジスタの
入力端と他方のトランジスタ対の一方のトランジスタの
入力端とが共通接続され両クァッドリテールセルにおけ
るこの共通接続入力端間に第２の信号が印加され； 両
クァッドリテールセルの相互間において、一方のクァッ
ドリテールセルにおける一方のトランジスタ対の共通接
続出力端と他方のクァッドリテールセルにおける他方の
トランジスタ対の共通接続出力端とが共通接続され、一
方のクァッドリテールセルにおける他方のトランジスタ
対の共通接続出力端と他方のクァッドリテールセルにお
ける一方のトランジスタ対の共通接続出力端とが共通接
続され；てなることを特徴とするものである。
本発明のマルチプライヤは次の如き構成を有する。即
ち、本発明のマルチプライヤは、出力端が共通接続され
るトランジスタ対の２個が１つの定電流源で駆動される
クァッドリテールセルの２個； を備え、両クァッドリ
テールセルのそれぞれにおいて、一方のトランジスタ対
の一方のトランジスタの入力端と他方のトランジスタ対
の他方のトランジスタの入力端との間に第１の信号が印
加され、一方のトランジスタ対の他方のトランジスタの
入力端と他方のトランジスタ対の一方のトランジスタの
入力端とが共通接続され両クァッドリテールセルにおけ
るこの共通接続入力端間に第２の信号が印加され； 両
クァッドリテールセルの相互間において、一方のクァッ
ドリテールセルにおける一方のトランジスタ対の共通接
続出力端と他方のクァッドリテールセルにおける他方の
トランジスタ対の共通接続出力端とが共通接続され、一
方のクァッドリテールセルにおける他方のトランジスタ
対の共通接続出力端と他方のクァッドリテールセルにお
ける一方のトランジスタ対の共通接続出力端とが共通接
続され；てなることを特徴とするものである。
【００１３】なお、バイポーラ・マルチプライヤとする
ときは、エミッタに抵抗またはダイオードが挿入される
場合がある。
ときは、エミッタに抵抗またはダイオードが挿入される
場合がある。
【００１４】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、２つのクァッド
リテールセルで構成し、それらをいわば横一列となるよ
うな配置にし、同一の電源電圧で動作するようにしてあ
る。従って、低電圧動作が可能である。
ライヤの作用を説明する。本発明では、２つのクァッド
リテールセルで構成し、それらをいわば横一列となるよ
うな配置にし、同一の電源電圧で動作するようにしてあ
る。従って、低電圧動作が可能である。
【００１５】そして、各クァッドリテールセルでは、一
方のトランジスタ対の一方のトランジスタと他方のトラ
ンジスタ対の他方のトランジスタとが一方の差動対を構
成し、入力端が共通接続される一方のトランジスタ対の
他方のトランジスタと他方のトランジスタ対の一方のト
ランジスタとが他方の差動対を構成し、両クァッドリテ
ールセルの相互間では極性が異なる出力端同士をそれぞ
れ共通接続してあるので、乗算する２つの信号のうちの
一方についてであるが、直線性の良い入力電圧範囲を更
に広くできる。
方のトランジスタ対の一方のトランジスタと他方のトラ
ンジスタ対の他方のトランジスタとが一方の差動対を構
成し、入力端が共通接続される一方のトランジスタ対の
他方のトランジスタと他方のトランジスタ対の一方のト
ランジスタとが他方の差動対を構成し、両クァッドリテ
ールセルの相互間では極性が異なる出力端同士をそれぞ
れ共通接続してあるので、乗算する２つの信号のうちの
一方についてであるが、直線性の良い入力電圧範囲を更
に広くできる。
【００１６】なお、バイポーラ・マルチプライヤでは、
エミッタに抵抗またはダイオードを挿入すれば動作入力
電圧範囲の拡大が可能になる。
エミッタに抵抗またはダイオードを挿入すれば動作入力
電圧範囲の拡大が可能になる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係るマルチプライ
ヤを示す。この第１実施例マルチプライヤは、バイポー
ラトランジスタで構成したものである。
する。図１は、本発明の第１実施例に係るマルチプライ
ヤを示す。この第１実施例マルチプライヤは、バイポー
ラトランジスタで構成したものである。
【００１８】図１において、Ｑ１〜Ｑ４及びＱ５〜Ｑ８
は、それぞれ１つの定電流源Ｉ0 で駆動されるクァッド
リテールセルを構成するが、Ｑ１とＱ３、Ｑ４とＱ２、
Ｑ５とＱ７、Ｑ８とＱ６は、それぞれ出力端（コレク
タ）が共通接続されるトランジスタ対となっている。
は、それぞれ１つの定電流源Ｉ0 で駆動されるクァッド
リテールセルを構成するが、Ｑ１とＱ３、Ｑ４とＱ２、
Ｑ５とＱ７、Ｑ８とＱ６は、それぞれ出力端（コレク
タ）が共通接続されるトランジスタ対となっている。
【００１９】一方のクァッドリテールセル（Ｑ１〜Ｑ
４）では、一方のトランジスタ対（Ｑ１とＱ３）の一方
のトランジスタＱ１の入力端（ベース）と他方のトラン
ジスタ対（Ｑ４とＱ２）の他方のトランジスタＱ２のベ
ースとの間に第１の信号（電圧Ｖx ）が印加され、一方
のトランジスタ対の他方のトランジスタＱ３のベースと
他方のトランジスタ対の一方のトランジスタＱ４のベー
スとが共通接続されている。
４）では、一方のトランジスタ対（Ｑ１とＱ３）の一方
のトランジスタＱ１の入力端（ベース）と他方のトラン
ジスタ対（Ｑ４とＱ２）の他方のトランジスタＱ２のベ
ースとの間に第１の信号（電圧Ｖx ）が印加され、一方
のトランジスタ対の他方のトランジスタＱ３のベースと
他方のトランジスタ対の一方のトランジスタＱ４のベー
スとが共通接続されている。
【００２０】また、他方のクァッドリテールセル（Ｑ５
〜Ｑ８）では、同様に一方のトランジスタ対（Ｑ５とＱ
７）の一方のトランジスタＱ５のベースと他方のトラン
ジスタ対（Ｑ８とＱ６）の他方のトランジスタＱ６のベ
ースとの間に第１の信号（電圧Ｖx ）が印加され、一方
のトランジスタ対の他方のトランジスタＱ７のベースと
他方のトランジスタ対の一方のトランジスタＱ８のベー
スとが共通接続されている。
〜Ｑ８）では、同様に一方のトランジスタ対（Ｑ５とＱ
７）の一方のトランジスタＱ５のベースと他方のトラン
ジスタ対（Ｑ８とＱ６）の他方のトランジスタＱ６のベ
ースとの間に第１の信号（電圧Ｖx ）が印加され、一方
のトランジスタ対の他方のトランジスタＱ７のベースと
他方のトランジスタ対の一方のトランジスタＱ８のベー
スとが共通接続されている。
【００２１】そして、両クァッドリテールセルにおける
Ｑ３とＱ４の共通接続ベースとＱ７とＱ８の共通接続ベ
ースとの間に第２の信号（電圧Ｖy ）が印加される。
Ｑ３とＱ４の共通接続ベースとＱ７とＱ８の共通接続ベ
ースとの間に第２の信号（電圧Ｖy ）が印加される。
【００２２】次いで、両クァッドリテールセルの相互間
においては、一方のクァッドリテールセル（Ｑ１〜Ｑ
４）における一方のトランジスタ対（Ｑ１とＱ３）の共
通接続コレクタと他方のクァッドリテールセル（Ｑ５〜
Ｑ８）における他方のトランジスタ対（Ｑ８とＱ６）の
共通接続コレクタとが共通接続され、一方のクァッドリ
テールセルにおける他方のトランジスタ対（Ｑ４とＱ
２）の共通接続コレクタと他方のクァッドリテールセル
における一方のトランジスタ対（Ｑ５とＱ７）の共通接
続コレクタとが共通接続され、それぞれ負荷抵抗ＲL を
介して電源（ＶＣＣ）に接続される。
においては、一方のクァッドリテールセル（Ｑ１〜Ｑ
４）における一方のトランジスタ対（Ｑ１とＱ３）の共
通接続コレクタと他方のクァッドリテールセル（Ｑ５〜
Ｑ８）における他方のトランジスタ対（Ｑ８とＱ６）の
共通接続コレクタとが共通接続され、一方のクァッドリ
テールセルにおける他方のトランジスタ対（Ｑ４とＱ
２）の共通接続コレクタと他方のクァッドリテールセル
における一方のトランジスタ対（Ｑ５とＱ７）の共通接
続コレクタとが共通接続され、それぞれ負荷抵抗ＲL を
介して電源（ＶＣＣ）に接続される。
【００２３】要するに、両クァッドリテールセルにおい
て、Ｑ１とＱ２（Ｑ５とＱ６）は一方の差動対を構成
し、Ｑ３とＱ４（Ｑ７とＱ８）は、他方の差動対を構成
しているのであり、極性が異なる出力端同士をそれぞれ
共通接続してある、つまり互いに逆接続ないしは交叉接
続してある。
て、Ｑ１とＱ２（Ｑ５とＱ６）は一方の差動対を構成
し、Ｑ３とＱ４（Ｑ７とＱ８）は、他方の差動対を構成
しているのであり、極性が異なる出力端同士をそれぞれ
共通接続してある、つまり互いに逆接続ないしは交叉接
続してある。
【００２４】以上の構成において、素子間の整合性は良
いと仮定し、ベース幅変調を無視すると、一方のクァッ
ドリテールセル（Ｑ１〜Ｑ４）を構成する各々のトラン
ジスタのコレクタ電流ＩCi（ｉ＝１〜４）は、数式１〜
同３で表せる。
いと仮定し、ベース幅変調を無視すると、一方のクァッ
ドリテールセル（Ｑ１〜Ｑ４）を構成する各々のトラン
ジスタのコレクタ電流ＩCi（ｉ＝１〜４）は、数式１〜
同３で表せる。
【００２５】
【数１】
【００２６】
【数２】
【００２７】
【数３】
【００２８】なお、数式１〜同３において、ＶT は熱電
圧であり、これは、ボルツマン定数ｋ、絶対温度Ｔ、単
位電子電荷ｑを用いて、ＶT ＝ｋＴ／ｑと表される。ま
た、ＩS は飽和電流、ＶR は入力信号の直流電圧、ＶA
は当該クァッドリテールセル（Ｑ１〜Ｑ４）の共通エミ
ッタ電圧である。
圧であり、これは、ボルツマン定数ｋ、絶対温度Ｔ、単
位電子電荷ｑを用いて、ＶT ＝ｋＴ／ｑと表される。ま
た、ＩS は飽和電流、ＶR は入力信号の直流電圧、ＶA
は当該クァッドリテールセル（Ｑ１〜Ｑ４）の共通エミ
ッタ電圧である。
【００２９】また、テール電流は、αF をトランジスタ
の直流電流増幅率とすると、数式４で表せる。
の直流電流増幅率とすると、数式４で表せる。
【００３０】
【数４】ＩC1＋ＩC2＋ＩC3＋ＩC4＝αF Ｉ0
【００３１】コレクタ電流の式に含まれる共通項、ＩS
exp ｛（ＶR −ＶA)／ＶT ｝は数式１から数式４を解い
て数式５と求められる。
exp ｛（ＶR −ＶA)／ＶT ｝は数式１から数式４を解い
て数式５と求められる。
【００３２】
【数５】
【００３３】他方のクァッドリテール（Ｑ５〜Ｑ８）に
ついても同様であるので、２つのクァッドリテールセル
の出力が交叉接続されるこのバイポーラ・マルチプライ
ヤの差動出力電流ΔＩB は数式６で示される。
ついても同様であるので、２つのクァッドリテールセル
の出力が交叉接続されるこのバイポーラ・マルチプライ
ヤの差動出力電流ΔＩB は数式６で示される。
【００３４】
【数６】
【００３５】数式６から、このバイポーラ・マルチプラ
イヤは、入力電圧Ｖx に対してはリミッティング特性を
持たないが、入力電圧Ｖy に対してはリミッティング特
性を持っていることが理解できる。
イヤは、入力電圧Ｖx に対してはリミッティング特性を
持たないが、入力電圧Ｖy に対してはリミッティング特
性を持っていることが理解できる。
【００３６】この数式６に基づき入力電圧Ｖx と同Ｖy
についての伝達特性をそれぞれ求めると、図２と図３の
ようになる。図２は入力電圧Ｖy をパラメータとして入
力電圧Ｖx と差動出力電流ΔＩB との関係を示し、図３
は入力電圧Ｖx をパラメータとして入力電圧Ｖy と差動
出力電流ΔＩB との関係を示すが、両図を比較して理解
できるように、入力電圧Ｖx に関しては動作入力電圧範
囲は図１４とほぼ同様で大きな改善はないが、入力電圧
Ｖy に関しては動作入力電圧の範囲が広くなっており大
きく改善されている。
についての伝達特性をそれぞれ求めると、図２と図３の
ようになる。図２は入力電圧Ｖy をパラメータとして入
力電圧Ｖx と差動出力電流ΔＩB との関係を示し、図３
は入力電圧Ｖx をパラメータとして入力電圧Ｖy と差動
出力電流ΔＩB との関係を示すが、両図を比較して理解
できるように、入力電圧Ｖx に関しては動作入力電圧範
囲は図１４とほぼ同様で大きな改善はないが、入力電圧
Ｖy に関しては動作入力電圧の範囲が広くなっており大
きく改善されている。
【００３７】次に、マルチプライヤのトランスコンダク
タンス特性は、数式６を入力電圧（Ｖx 、Ｖy ）で微分
すれば求まるので、入力電圧Ｖx に関するトランスコン
ダクタンス特性は数式７となり、入力電圧Ｖy をパラメ
ータとして示せば図４のようになる。また、入力電圧Ｖ
y に関するトランスコンダクタンス特性は数式８とな
り、入力電圧Ｖx をパラメータとして示せば図５のよう
になる。
タンス特性は、数式６を入力電圧（Ｖx 、Ｖy ）で微分
すれば求まるので、入力電圧Ｖx に関するトランスコン
ダクタンス特性は数式７となり、入力電圧Ｖy をパラメ
ータとして示せば図４のようになる。また、入力電圧Ｖ
y に関するトランスコンダクタンス特性は数式８とな
り、入力電圧Ｖx をパラメータとして示せば図５のよう
になる。
【００３８】
【数７】
【００３９】
【数８】
【００４０】次に、図６は、本発明の第２実施例に係る
マルチプライヤを示す。この第２実施例マルチプライヤ
は、第１実施例マルチプライヤのバイポーラ・トランジ
スタ（Ｑ１〜Ｑ８）をＭＯＳトランジスタ（Ｍ１〜Ｍ
８）で置換したＭＯＳマルチプライヤである。
マルチプライヤを示す。この第２実施例マルチプライヤ
は、第１実施例マルチプライヤのバイポーラ・トランジ
スタ（Ｑ１〜Ｑ８）をＭＯＳトランジスタ（Ｍ１〜Ｍ
８）で置換したＭＯＳマルチプライヤである。
【００４１】図６において、素子間の整合性は良いと仮
定し、ゲート幅変調を無視し、飽和領域で動作している
ＭＯＳトランジスタのドレイン電流とゲート・ソース間
電圧の関係は２乗則に従うものとすると、一方のクァッ
ドリテールセル（Ｍ１〜Ｍ４）を構成する各々のトラン
ジスタのドレイン電流ＩDi（ｉ＝１〜４）は、数式９〜
同１１で表せる。
定し、ゲート幅変調を無視し、飽和領域で動作している
ＭＯＳトランジスタのドレイン電流とゲート・ソース間
電圧の関係は２乗則に従うものとすると、一方のクァッ
ドリテールセル（Ｍ１〜Ｍ４）を構成する各々のトラン
ジスタのドレイン電流ＩDi（ｉ＝１〜４）は、数式９〜
同１１で表せる。
【００４２】
【数９】
【００４３】
【数１０】
【００４４】
【数１１】
【００４５】なお、数式９〜同１１において、βはトラ
ンスコンダクタンス・パラメータであり、これは、キャ
リアの実効モビリティμ、単位面積当たりの酸化膜容量
ＣOX、ゲート幅Ｗ、ゲート長Ｌを用いて、β＝μ（ＣOX
／２)(Ｗ／Ｌ）と表される。また、ＶTHはスレッショル
ド電圧、ＶGSi はゲート・ソース間電圧、ＶR は入力信
号の直流電圧、ＶA は当該クァッドリテールセル（Ｍ１
〜Ｍ４）の共通ソース電圧である。
ンスコンダクタンス・パラメータであり、これは、キャ
リアの実効モビリティμ、単位面積当たりの酸化膜容量
ＣOX、ゲート幅Ｗ、ゲート長Ｌを用いて、β＝μ（ＣOX
／２)(Ｗ／Ｌ）と表される。また、ＶTHはスレッショル
ド電圧、ＶGSi はゲート・ソース間電圧、ＶR は入力信
号の直流電圧、ＶA は当該クァッドリテールセル（Ｍ１
〜Ｍ４）の共通ソース電圧である。
【００４６】また、テール電流は、数式１２で表せる。
【００４７】
【数１２】ＩD1＋ＩD2＋ＩD3＋ＩD4＝Ｉ0
【００４８】他方のクァッドリテール（Ｍ５〜Ｍ８）に
ついても同様であるので、２つのクァッドリテールセル
の出力が交叉接続されるこのＭＯＳマルチプライヤの差
動出力電流ΔＩM は数式１３〜同１８で示される。
ついても同様であるので、２つのクァッドリテールセル
の出力が交叉接続されるこのＭＯＳマルチプライヤの差
動出力電流ΔＩM は数式１３〜同１８で示される。
【００４９】
【数１３】
【００５０】
【数１４】
【００５１】
【数１５】
【００５２】
【数１６】
【００５３】
【数１７】
【００５４】
【数１８】
【００５５】数式１３〜同１８から、このＭＯＳマルチ
プライヤは、ＭＯＳトランジスタの２乗則を仮定すれ
ば、回路内のＭＯＳトランジスタが何れもピンチオフし
ない入力電圧範囲においては理想的なマルチプライヤ特
性が得られるが、入力電圧が大きくなるに従って回路内
のＭＯＳトランジスタがピンチオフし始め理想的なマル
チプライヤ特性からずれてくることが理解できる。
プライヤは、ＭＯＳトランジスタの２乗則を仮定すれ
ば、回路内のＭＯＳトランジスタが何れもピンチオフし
ない入力電圧範囲においては理想的なマルチプライヤ特
性が得られるが、入力電圧が大きくなるに従って回路内
のＭＯＳトランジスタがピンチオフし始め理想的なマル
チプライヤ特性からずれてくることが理解できる。
【００５６】この数式１３〜同１８に基づき入力電圧Ｖ
x と同Ｖy についての伝達特性をそれぞれ求めると、図
７と図８のようになる。図７と図８は入力電圧を√（Ｉ
0 ／β）で規格化して示すが、図７は入力電圧Ｖy をパ
ラメータとして入力電圧Ｖxと差動出力電流ΔＩM との
関係を示し、図８は入力電圧Ｖx をパラメータとして入
力電圧Ｖy と差動出力電流ΔＩM との関係を示す。両図
から理解できるように、ＭＯＳマルチプライヤでは、理
想的なマルチプライヤ特性の得られる入力電圧範囲が格
段に広く、特に入力電圧Ｖy に関しては、規格化入力電
圧で１｛＝√（Ｉ0 ／β）｝を超えており、大きく改善
される。
x と同Ｖy についての伝達特性をそれぞれ求めると、図
７と図８のようになる。図７と図８は入力電圧を√（Ｉ
0 ／β）で規格化して示すが、図７は入力電圧Ｖy をパ
ラメータとして入力電圧Ｖxと差動出力電流ΔＩM との
関係を示し、図８は入力電圧Ｖx をパラメータとして入
力電圧Ｖy と差動出力電流ΔＩM との関係を示す。両図
から理解できるように、ＭＯＳマルチプライヤでは、理
想的なマルチプライヤ特性の得られる入力電圧範囲が格
段に広く、特に入力電圧Ｖy に関しては、規格化入力電
圧で１｛＝√（Ｉ0 ／β）｝を超えており、大きく改善
される。
【００５７】次に、マルチプライヤのトランスコンダク
タンス特性は、数式１３〜同１８を入力電圧（Ｖx 、Ｖ
y ）で微分すれば求まるので、入力電圧Ｖx に関するト
ランスコンダクタンス特性は数式１９〜同２４となり、
入力電圧Ｖy をパラメータとして示せば図９のようにな
る。また、入力電圧Ｖy に関するトランスコンダクタン
ス特性は数式２５〜同２９となり、入力電圧Ｖx をパラ
メータとして示せば図１０のようになる。
タンス特性は、数式１３〜同１８を入力電圧（Ｖx 、Ｖ
y ）で微分すれば求まるので、入力電圧Ｖx に関するト
ランスコンダクタンス特性は数式１９〜同２４となり、
入力電圧Ｖy をパラメータとして示せば図９のようにな
る。また、入力電圧Ｖy に関するトランスコンダクタン
ス特性は数式２５〜同２９となり、入力電圧Ｖx をパラ
メータとして示せば図１０のようになる。
【００５８】
【数１９】
【００５９】
【数２０】
【００６０】
【数２１】
【００６１】
【数２２】
【００６２】
【数２３】
【００６３】
【数２４】
【００６４】
【数２５】
【００６５】
【数２６】
【００６６】
【数２７】
【００６７】
【数２８】
【００６８】
【数２９】
【００６９】なお、図１に示したバイポーラ・マルチプ
ライヤにおいて、動作入力電圧範囲の拡大方法には、図
１１に示す方法と図１２に示す方法とがある。
ライヤにおいて、動作入力電圧範囲の拡大方法には、図
１１に示す方法と図１２に示す方法とがある。
【００７０】図１１は、各トランジスタのエミッタにエ
ミッタ抵抗ＲE を挿入したエミッタ・デジェネレーショ
ン法を示す。この方法では、エミッタ・デジェネレーシ
ョン値（エミッタ抵抗ＲE の値と定電流源Ｉ0 の値の積
値）を適当に設定すれば、当該バイポーラ・マルチプラ
イヤの動作入力電圧範囲を拡大できる。
ミッタ抵抗ＲE を挿入したエミッタ・デジェネレーショ
ン法を示す。この方法では、エミッタ・デジェネレーシ
ョン値（エミッタ抵抗ＲE の値と定電流源Ｉ0 の値の積
値）を適当に設定すれば、当該バイポーラ・マルチプラ
イヤの動作入力電圧範囲を拡大できる。
【００７１】また、図１２は、各トランジスタのエミッ
タにダイオード（Ｄ１〜Ｄ８）を挿入し入力電圧を分圧
する方法を示す。この方法では、直列接続されるダイオ
ードの数をｎとすると、動作電源電圧はｎＶBEだけ高く
なるが、動作入力電圧範囲は図２や図３に示した値に対
して（ｎ＋１）倍に拡大される。
タにダイオード（Ｄ１〜Ｄ８）を挿入し入力電圧を分圧
する方法を示す。この方法では、直列接続されるダイオ
ードの数をｎとすると、動作電源電圧はｎＶBEだけ高く
なるが、動作入力電圧範囲は図２や図３に示した値に対
して（ｎ＋１）倍に拡大される。
【００７２】例えば、ｎ＝１とすれば、動作入力電圧範
囲は２倍に拡大される。このとき、動作電源電圧は凡そ
０．７Ｖ高くなるが、電源電圧は、ギルバート・マルチ
プライヤと比較すると、２つの入力電圧範囲を別々にと
る必要がない分だけ低くできる。従って、ダイオードを
挿入する本第４実施例マルチプライヤにおいても、低電
圧動作を維持しつつ動作入力電圧範囲を整数倍に拡大で
きる。
囲は２倍に拡大される。このとき、動作電源電圧は凡そ
０．７Ｖ高くなるが、電源電圧は、ギルバート・マルチ
プライヤと比較すると、２つの入力電圧範囲を別々にと
る必要がない分だけ低くできる。従って、ダイオードを
挿入する本第４実施例マルチプライヤにおいても、低電
圧動作を維持しつつ動作入力電圧範囲を整数倍に拡大で
きる。
【００７３】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤによれば、２つのクァッドリテールセルで構成
し、それらをいわば横一列となるような配置にし、同一
の電源電圧で動作するようにしてあるので、低電圧動作
が可能である。そして、各クァッドリテールセルでは、
一方のトランジスタ対の一方のトランジスタと他方のト
ランジスタ対の他方のトランジスタとが一方の差動対を
構成し、入力端が共通接続される一方のトランジスタ対
の他方のトランジスタと他方のトランジスタ対の一方の
トランジスタとが他方の差動対を構成し、両クァッドリ
テールセルの相互間では極性が異なる出力端同士をそれ
ぞれ共通接続してあるので、乗算する２つの信号のうち
の一方についてであるが、直線性の良い入力電圧範囲を
更に広くできる効果がある。なお、バイポーラ・マルチ
プライヤでは、エミッタに抵抗またはダイオードを挿入
すれば動作入力電圧範囲の拡大が可能になる効果もあ
る。
ライヤによれば、２つのクァッドリテールセルで構成
し、それらをいわば横一列となるような配置にし、同一
の電源電圧で動作するようにしてあるので、低電圧動作
が可能である。そして、各クァッドリテールセルでは、
一方のトランジスタ対の一方のトランジスタと他方のト
ランジスタ対の他方のトランジスタとが一方の差動対を
構成し、入力端が共通接続される一方のトランジスタ対
の他方のトランジスタと他方のトランジスタ対の一方の
トランジスタとが他方の差動対を構成し、両クァッドリ
テールセルの相互間では極性が異なる出力端同士をそれ
ぞれ共通接続してあるので、乗算する２つの信号のうち
の一方についてであるが、直線性の良い入力電圧範囲を
更に広くできる効果がある。なお、バイポーラ・マルチ
プライヤでは、エミッタに抵抗またはダイオードを挿入
すれば動作入力電圧範囲の拡大が可能になる効果もあ
る。
【図１】本発明の第１実施例に係るバイポーラ・マルチ
プライヤの回路図である。
プライヤの回路図である。
【図２】第１実施例マルチプライヤの伝達特性図（入力
電圧Ｖy をパラメータとして入力電圧Ｖx と差動出力電
流ΔＩB との関係図）である。
電圧Ｖy をパラメータとして入力電圧Ｖx と差動出力電
流ΔＩB との関係図）である。
【図３】第１実施例マルチプライヤの伝達特性図（入力
電圧Ｖx をパラメータとして入力電圧Ｖy と差動出力電
流ΔＩB との関係図）である。
電圧Ｖx をパラメータとして入力電圧Ｖy と差動出力電
流ΔＩB との関係図）である。
【図４】第１実施例マルチプライヤの入力電圧Ｖx に関
するトランスコンダクタンス特性を入力電圧Ｖy をパラ
メータとして示す図である。
するトランスコンダクタンス特性を入力電圧Ｖy をパラ
メータとして示す図である。
【図５】第１実施例マルチプライヤの入力電圧Ｖy に関
するトランスコンダクタンス特性を入力電圧Ｖx をパラ
メータとして示す図である。
するトランスコンダクタンス特性を入力電圧Ｖx をパラ
メータとして示す図である。
【図６】本発明の第２実施例に係るＭＯＳ・マルチプラ
イヤの回路図である。
イヤの回路図である。
【図７】第２実施例マルチプライヤの伝達特性図（入力
電圧Ｖy をパラメータとして入力電圧Ｖx と差動出力電
流ΔＩM との関係図）である。
電圧Ｖy をパラメータとして入力電圧Ｖx と差動出力電
流ΔＩM との関係図）である。
【図８】第２実施例マルチプライヤの伝達特性図（入力
電圧Ｖx をパラメータとして入力電圧Ｖy と差動出力電
流ΔＩM との関係図）である。
電圧Ｖx をパラメータとして入力電圧Ｖy と差動出力電
流ΔＩM との関係図）である。
【図９】第２実施例マルチプライヤの入力電圧Ｖx に関
するトランスコンダクタンス特性を入力電圧Ｖy をパラ
メータとして示す図である。
するトランスコンダクタンス特性を入力電圧Ｖy をパラ
メータとして示す図である。
【図１０】第２実施例マルチプライヤの入力電圧Ｖy に
関するトランスコンダクタンス特性を入力電圧Ｖx をパ
ラメータとして示す図である。
関するトランスコンダクタンス特性を入力電圧Ｖx をパ
ラメータとして示す図である。
【図１１】本発明の第３実施例に係るエミッタ・デジェ
ネレーション法によるバイポーラ・マルチプライヤの回
路図である。
ネレーション法によるバイポーラ・マルチプライヤの回
路図である。
【図１２】本発明の第４実施例に係るエミッタにダイオ
ードを挿入したバイポーラ・マルチプライヤの回路図で
ある。
ードを挿入したバイポーラ・マルチプライヤの回路図で
ある。
【図１３】本発明者の先の出願に係るバイポーラ・マル
チプライヤの回路図である。
チプライヤの回路図である。
【図１４】図１３に示すバイポーラ・マルチプライヤの
伝達特性図である。
伝達特性図である。
【図１５】図１３に示すバイポーラ・マルチプライヤの
トランスコンダクタンス特性図である。
トランスコンダクタンス特性図である。
【図１６】本発明者の先の出願に係るＭＯＳマルチプラ
イヤの回路図である。
イヤの回路図である。
【図１７】図１６に示すＭＯＳマルチプライヤの伝達特
性図である。
性図である。
【図１８】図１６に示すＭＯＳマルチプライヤのトラン
スコンダクタンス特性図である。
スコンダクタンス特性図である。
【図１９】本発明者の先に発表したＭＯＳマルチプライ
ヤの回路図である。
ヤの回路図である。
【図２０】図１９に示すＭＯＳマルチプライヤの伝達特
性図である。
性図である。
【図２１】図１９に示すＭＯＳマルチプライヤのトラン
スコンダクタンス特性図である。
スコンダクタンス特性図である。
【図２２】Ｗａｎｇの提案に係る１つのクァッドリテー
ルセルによるＭＯＳマルチプライヤの回路図である。
ルセルによるＭＯＳマルチプライヤの回路図である。
【図２３】図２２に示すＭＯＳマルチプライヤの本発明
者が解析して得た伝達特性図である。
者が解析して得た伝達特性図である。
【図２４】図２２に示すＭＯＳマルチプライヤの本発明
者が解析して得たトランスコンダクタンス特性図であ
る。
者が解析して得たトランスコンダクタンス特性図であ
る。
Ｄ１〜Ｄ８ ダイオード Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｑ１〜Ｑ８ バイポーラ・トランジスタ ＲE エミッタ抵抗 Ｖx ，Ｖy 入力電圧
Claims (3)
- 【請求項１】 出力端が共通接続されるトランジスタ対
の２個が１つの定電流源で駆動されるクァッドリテール
セルの２個； を備え、両クァッドリテールセルのそれ
ぞれにおいて、一方のトランジスタ対の一方のトランジ
スタの入力端と他方のトランジスタ対の他方のトランジ
スタの入力端との間に第１の信号が印加され、一方のト
ランジスタ対の他方のトランジスタの入力端と他方のト
ランジスタ対の一方のトランジスタの入力端とが共通接
続され両クァッドリテールセルにおけるこの共通接続入
力端間に第２の信号が印加され； 両クァッドリテール
セルの相互間において、一方のクァッドリテールセルに
おける一方のトランジスタ対の共通接続出力端と他方の
クァッドリテールセルにおける他方のトランジスタ対の
共通接続出力端とが共通接続され、一方のクァッドリテ
ールセルにおける他方のトランジスタ対の共通接続出力
端と他方のクァッドリテールセルにおける一方のトラン
ジスタ対の共通接続出力端とが共通接続され； てなる
ことを特徴とするマルチプライヤ。 - 【請求項２】 請求項１に記載のマルチプライヤにおい
て； 各トランジスタは、バイポーラトランジスタから
なり、エミッタに抵抗が挿入されている；ことを特徴と
するマルチプライヤ。 - 【請求項３】 請求項１に記載のマルチプライヤにおい
て； 各トランジスタは、バイポーラトランジスタから
なり、エミッタにダイオードが挿入されている； こと
を特徴とするマルチプライヤ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019358A JPH06208635A (ja) | 1993-01-11 | 1993-01-11 | マルチプライヤ |
| CA002113145A CA2113145C (en) | 1993-01-11 | 1994-01-10 | Analog multiplier using quadritail circuits |
| AU53123/94A AU668785B2 (en) | 1993-01-11 | 1994-01-11 | Analog multiplier using quadritail circuits |
| EP94100291A EP0607841B1 (en) | 1993-01-11 | 1994-01-11 | Analog multiplier using four-transistor stages |
| KR1019940000344A KR0160361B1 (ko) | 1993-01-11 | 1994-01-11 | 쿼드리테일 회로를 사용하는 승산기 |
| DE69423920T DE69423920T2 (de) | 1993-01-11 | 1994-01-11 | Analog Multiplizierer mit Viertransistorstufen |
| US08/604,292 US5889425A (en) | 1993-01-11 | 1996-02-21 | Analog multiplier using quadritail circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5019358A JPH06208635A (ja) | 1993-01-11 | 1993-01-11 | マルチプライヤ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208635A true JPH06208635A (ja) | 1994-07-26 |
Family
ID=11997154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5019358A Pending JPH06208635A (ja) | 1993-01-11 | 1993-01-11 | マルチプライヤ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5889425A (ja) |
| EP (1) | EP0607841B1 (ja) |
| JP (1) | JPH06208635A (ja) |
| KR (1) | KR0160361B1 (ja) |
| AU (1) | AU668785B2 (ja) |
| CA (1) | CA2113145C (ja) |
| DE (1) | DE69423920T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FI980005A7 (fi) * | 1998-01-02 | 1999-07-03 | Nokia Corp | Integroitu kertojapiiri |
| US6466072B1 (en) * | 1998-03-30 | 2002-10-15 | Cypress Semiconductor Corp. | Integrated circuitry for display generation |
| US6204719B1 (en) * | 1999-02-04 | 2001-03-20 | Analog Devices, Inc. | RMS-to-DC converter with balanced multi-tanh triplet squaring cells |
| US6359486B1 (en) * | 2000-05-22 | 2002-03-19 | Lsi Logic Corporation | Modified phase interpolator and method to use same in high-speed, low power applications |
| US6794907B2 (en) * | 2000-09-15 | 2004-09-21 | Broadcom Corporation | Low jitter high speed CMOS to CML clock converter |
| FI20011866A0 (fi) * | 2001-09-21 | 2001-09-21 | Nokia Corp | Monituloinen vahvistin |
| US7202706B1 (en) | 2003-04-10 | 2007-04-10 | Pmc-Sierra, Inc. | Systems and methods for actively-peaked current-mode logic |
| US20110193787A1 (en) * | 2010-02-10 | 2011-08-11 | Kevin Morishige | Input mechanism for providing dynamically protruding surfaces for user interaction |
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| JPS5634207A (en) * | 1979-08-30 | 1981-04-06 | Toshiba Corp | Differential amplifier |
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| JP2964573B2 (ja) * | 1990-07-19 | 1999-10-18 | 日本電気株式会社 | コスタスループ搬送波再生回路 |
| JP2903846B2 (ja) * | 1991-03-13 | 1999-06-14 | 日本電気株式会社 | マルチプライヤ |
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| CA2111945C (en) * | 1992-12-21 | 1997-12-09 | Katsuji Kimura | Analog multiplier using an octotail cell or a quadritail cell |
| US5552734A (en) * | 1993-10-27 | 1996-09-03 | Nec Corporation | Local oscillator frequency multiplier and mixing circuit comprising a squaring circuit |
| US5523717A (en) * | 1993-11-10 | 1996-06-04 | Nec Corporation | Operational transconductance amplifier and Bi-MOS multiplier |
| US5578965A (en) * | 1994-06-13 | 1996-11-26 | Nec Corporation | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors |
-
1993
- 1993-01-11 JP JP5019358A patent/JPH06208635A/ja active Pending
-
1994
- 1994-01-10 CA CA002113145A patent/CA2113145C/en not_active Expired - Fee Related
- 1994-01-11 KR KR1019940000344A patent/KR0160361B1/ko not_active Expired - Fee Related
- 1994-01-11 DE DE69423920T patent/DE69423920T2/de not_active Expired - Fee Related
- 1994-01-11 AU AU53123/94A patent/AU668785B2/en not_active Ceased
- 1994-01-11 EP EP94100291A patent/EP0607841B1/en not_active Expired - Lifetime
-
1996
- 1996-02-21 US US08/604,292 patent/US5889425A/en not_active Expired - Fee Related
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| AU5312394A (en) | 1994-07-14 |
| AU668785B2 (en) | 1996-05-16 |
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| US5889425A (en) | 1999-03-30 |
| CA2113145C (en) | 1998-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960910 |