JPH11214935A - 差動増幅回路 - Google Patents

差動増幅回路

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JPH11214935A
JPH11214935A JP10307850A JP30785098A JPH11214935A JP H11214935 A JPH11214935 A JP H11214935A JP 10307850 A JP10307850 A JP 10307850A JP 30785098 A JP30785098 A JP 30785098A JP H11214935 A JPH11214935 A JP H11214935A
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differential
transistor
differential pair
pair
amplifier circuit
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JP10307850A
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Katsuharu Kimura
克治 木村
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers

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Abstract

(57)【要約】 【課題】 回路規模を増大させない簡単な構成でトラン
スコンダクタンスの改善と電流効率の向上を図れる差動
増幅回路を提供する。 【解決手段】 定電流源Ｉ0 でそれぞれ駆動される２つ
のＭＯＳトランジスタ差動対（Ｍ１、Ｍ２）、（Ｍ３、
Ｍ４）を備え、各トランジスタのゲート幅Ｗとゲート長
Ｌの比（Ｗ／Ｌ）の比をＭ１：Ｍ２＝Ｍ４：Ｍ３＝１：
Ｋ とし、２つの差動対の相互間では、比（Ｗ／Ｌ）が
等しくないＭＯＳトランジスタ（Ｍ１とＭ３）、（Ｍ２
とＭ４）同士のゲート同士をそれぞれ共通接続し、差動
入力端とし、また同じくドレイン同士をそれぞれ共通接
続して差動出力端とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
上またはバイポーラ集積回路上に構成される差動増幅回
路に係り、特にトランスコンダクタンスの直線性を改善
した差動増幅回路に関する。
【０００２】
【従来の技術】トランスコンダクタンスを改善したＣＭ
ＯＳ差動増幅回路としては、従来、例えば図１２に示す
ものが知られている。この差動増幅回路は、定電流源Ｉ
0 で駆動される差動対（Ｍ１、Ｍ２）と定電流源ａＩ0
で駆動される差動対（Ｍ３、Ｍ４）とで構成され、両差
動対はそれぞれゲートＷとゲート長の比（Ｗ／Ｌ）が等
しいＭＯＳトランジスタで構成されるが、差動対（Ｍ
１、Ｍ２）のトランスコンダクタンスパラメータをβと
したとき差動対（Ｍ３、Ｍ４）ではｂβとなっている。
【０００３】なお、トランスコンダクタンスパラメータ
βは、モビリティμ、単位面積当たりのゲート酸化膜容
量ＣOX、ゲート幅Ｗ、ゲート長Ｌを用いて数式１のよう
に表されるものである。
【０００４】
【数１】β＝μ（ＣOX／２）（Ｗ／Ｌ）
【０００５】図１２において、Ｍ１とＭ４のゲート同士
及びＭ２とＭ３のゲート同士はそれぞれ共通接続されて
差動入力端を構成し、入力電圧Ｖinが印加される。ま
た、Ｍ１とＭ３のドレイン同士及びＭ２とＭ４のドレイ
ン同士はそれぞれ共通接続されて差動出力端を構成して
いる。
【０００６】各トランジスタが飽和領域で動作している
とすると、Ｍ１とＭ２のドレイン電流Ｉd1、同Ｉd2は、
トランスコンダクタンスパラメータβ、スレッショルド
電圧ＶT 、ゲート・ソース間電圧ＶGSi を用いて数式２
と表せる。また、両ドレイン電流の和は、Ｉd1＋Ｉd2＝
Ｉ0 である。従って、両ドレイン電流の差は数式３と求
まる。なお、数式３において、Ｖinは、Ｖin＝ＶGS1 −
ＶGS2 である。
【０００７】
【数２】 Ｉd1＝β（ＶGS1 −ＶT)2 Ｉd2＝β（ＶGS2 −ＶT)2
【０００８】
【数３】
【０００９】Ｍ３とＭ４のドレイン電流Ｉd3、同Ｉd4も
数式２と同様に表わすことができ、Ｉd3＋Ｉd4＝ａＩ0
であるので、ａ＜ａ／ｂ＜１として、両ドレイン電流の
差は数式４と求まる。
【００１０】
【数４】
【００１１】従って、差動出力電流ΔＩは数式５とな
る。
【００１２】
【数５】
【００１３】数式５において、トランスコンダクタンス
をほぼ一定とするためには、数式５を入力電圧Ｖinで微
分し、Ｖin＝０、│Ｖin│＝√｛ａＩ 0／（ｂβ）｝を
代入して値が等しいとすれば良い。従って、一定にする
条件は数式６で与えられる。
【００１４】
【数６】１＝ｂ√ｂ／√ａ
【００１５】図１３は、図１２に示す従来の差動増幅回
路のトランスコンダクタンス特性をａ、ｂをパラメータ
として示したものである。│Ｖin│≦0.7 √（Ｉ0 ／
β）の入力電圧範囲においてトランスコンダクタンスは
凡そ３％以内の値に入ることが示されている。
【００１６】また、トランスコンダクタンスの直線性は
入力電圧範囲を規定する重要なものであることに鑑み、
A.Nedungadi とT.R.Viswanathan は、ＣＭＯＳ差動増幅
回路において、この直線性の改善方法について種々検討
し優れた方法を提案している（“Design of Linear CMO
S Transconductance Elements,”IEEE TRANSACTIONSON
CIRCUITS and Systems,VOL.CAS-31,NO.10,pp.891-894,O
CTOBER 1984）。
【００１７】上記論文によれば、トランスコンダクタン
スは差動対を構成する２つのＭＯＳトランジスタのゲー
ト長を等しくした場合にゲート幅を拡げていけば直線に
近づくと考え、ゲート幅を１０倍に拡げた場合と２０倍
に拡げた場合とでＳＰＩＣＥシミュレーションをし、そ
の結果ゲート幅は１０倍以上にする必要があるとの知見
を得たが、これではチップ面積が大きくなるので実用的
でないと論じてこの考えを捨て、新たに図１４に示す差
動増幅回路を提案している。この差動増幅回路は、Ｍ１
〜Ｍ４の“The Cross-Coupled Quad Cell ”を２乗回路
として用いて比（Ｗ／Ｌ）の等しい２つのトランジスタ
からなる整合差動対（Ｍ６、Ｍ７）の直線性を改善しよ
うとするものである。
【００１８】図１４において、Ｍ１とＭ４及びＭ２とＭ
３は、それぞれ値の等しい定電流源（ｎ＋１）Ｉで駆動
される差動対であるが、Ｍ１（Ｍ２）のトランスコンダ
クタンスパラメータをｋとすると、Ｍ３（Ｍ４）のそれ
はｎｋとなっている。要するに、Ｍ３（Ｍ４）はＭ１
（Ｍ２）をｎ個並設したものである。Ｍ６とＭ７は定電
流源ａＩで駆動される差動対でり、トランスコンダクタ
ンスパラメータはそれぞれｋである。Ｍ６とＭ１とＭ３
のゲートは共通接続されて一方の電圧Ｖ1 が印加され、
Ｍ７とＭ２とＭ４のゲートは共通接続されて他方の電圧
Ｖ2 が印加される。また、Ｍ３とＭ４のドレインは共通
に電源Ｖ+ に接続されるが、Ｍ１とＭ２のドレイン同士
は共通接続され、この共通接続ドレインと電源Ｖ+ との
間に定電流源ａＩが、Ｍ６とＭ７の共通接続ソースとの
間にダイオード接続のトランシスタＭ５がそれぞれ設定
される。Ｍ５は点Ａの電流レベルを点Ｂの電流レベルに
シフトする機能を有する。
【００１９】以上の構成において、Ｖ1 −Ｖ2 ＝ｖとお
いてｘ＝ｖ／√（Ｉ／ｋ）と定義したｘが、│ｘ│≦√
（ｎ＋１）の範囲では、Ｍ１〜Ｍ４のドレイン電流ＩDi
は、数式７となる。なお、数式７において、α、β、γ
は数式８であり、またドレイン電流ＩDiと定電流源（ｎ
＋１）Ｉとの関係は数式９である。
【００２０】
【数７】 ＩD1＝Ｉ［１＋γｘ2 ＋（α／２）ｘ√（１−βｘ2 ）］ ＩD2＝Ｉ［１＋γｘ2 −（α／２）ｘ√（１−βｘ2 ）］ ＩD3＝Ｉ［ｎ−γｘ2 ＋（α／２）ｘ√（１−βｘ2 ）］ ＩD4＝Ｉ［ｎ−γｘ2 −（α／２）ｘ√（１−βｘ2 ）］
【００２１】
【数８】 α＝４ｎ／（ｎ＋１） β＝ｎ／（ｎ＋１）2 γ＝ｎ（ｎ−１）／（ｎ＋１）2
【００２２】
【数９】ＩD1＋ＩD4＝ＩD2＋ＩD3＝（ｎ＋１）Ｉ
【００２３】従って、ＩD1＋ＩD2は数式１０、ＩD5は数
式１１となる。
【００２４】
【数１０】 ＩD1＋ＩD2＝２Ｉ［１＋γｘ2 ］ ＝２Ｉ＋｛２ｎ（ｎ−１）／（ｎ＋１）2 ｝Ｉｘ2
【００２５】
【数１１】ＩD5＝ａＩ−（ＩD1＋ＩD2）
【００２６】そして、整合差動対（Ｍ６、Ｍ７）のカレ
ントソースをＩ0 とおくと、出力電流ｉは数式１２とな
るが、Ｉ0 は数式１３となるので、数式１３を数式１２
に代入すると、出力電流ｉは数式１４となり、ｋ′とｋ
の関係を数式１５のように選定すれば、出力電流ｉは数
式１６と求まり、トランスコンダクタンスが直線となる
ことが分かる。
【００２７】
【数１２】 ｉ＝ＩD6−ＩD7＝ｋ′ｖ√｛（２Ｉ0 ／ｋ′）−ｖ2 ｝ （但し、│ｖ│≦√（Ｉ0 ／ｋ′））
【００２８】
【数１３】Ｉ0 ＝ａＩ−ＩD5＝ＩD1＋ＩD2＝２Ｉ＋｛２
ｋｎ（ｎ−１）／（ｎ＋１）2 ｝ｖ2
【００２９】
【数１４】
【００３０】
【数１５】ｋ′＝｛２ｎ（ｎ−１）／（ｎ＋１）2 ｝ｋ
【００３１】
【数１６】
【００３２】上記文献に示された方法（図１４）は、非
常に優れたトランスコンダクタンスの直線性の改善方法
となっているのである。
【００３３】次にバイポーラ集積回路上に形成されるト
ランスコンダクタンスの直線性を改善した差動増幅回路
としては、従来、例えば図１５に示すものが知られてい
る。この差動増幅回路は、文献「M.Koyama,H.Tanimoto
and S.Mizoguchi “10.7MHzContinuous-Time Bandpass
Filter Bipolar IC, ”Proc.CICC,May,1987,pp.25.2.1-
25.2.4 」に記載のものである。
【００３４】図１５において、この差動増幅回路は、定
電流源Ｉ0 でそれぞれ駆動される２つの差動対｛（Ｑ
１、Ｑ２）（Ｑ３、Ｑ４）｝を備え、Ｑ１とＱ３のコレ
クタ同士及びＱ２とＱ４のコレクタ同士がそれぞれ共通
接続されて差動出力端を構成している。そして、Ｑ１と
Ｑ４のベース同士が差動入力端を構成し入力電圧Ｖinが
印加されるが、Ｑ１とＱ３のベース間に、またＱ４とＱ
２のベース間に、それぞれＱ１（Ｑ４）側を負極とする
直流電圧ＶK が印加されている。
【００３５】以上の構成において、バイポーラトランジ
スタを構成する接合ダイオードの電流は、ＩE をエミッ
タ電流、ＩS を飽和電流、ｋをボルツマン定数、Ｔを絶
対温度、ｑを単位電子電荷、ＶBEをベース・エミッタ間
電圧とすると、数式１７で示される。
【００３６】
【数１７】 ＩE ＝ＩS ［ exp｛ｑＶBE／（ｋＴ）｝−１］
【００３７】今、熱電圧ＶT をＶT ＝ｋＴ／ｑとおく
と、ＶBE》ＶT であるので、数式１７は、ｅｘｐ（ＶBE
／ＶT ）》１として、次の数式１８で近似できる。
【００３８】
【数１８】
【００３９】従って、差動対（Ｑ１、Ｑ２）の各トラン
ジスタのコレクタ電流ＩCiは次のようにして求まる。即
ち、各トランジスタのベース・エミッタ間電圧ＶBEi は
数式１９で示されるが、両電圧の差（ＶBE1 −ＶBE2 ）
をＶ1 と置く。またαF を電流増幅率とすると、各トラ
ンジスタのコレクタ電流の和はＩC1＋ＩC2＝αF ＩEで
ある。従って、差動対（Ｑ１、Ｑ２）の各トランジスタ
のコレクタ電流ＩCiは数式２０となり、各トランジスタ
のコレクタ電流の差電流ΔＩ1 は数式２１と求まる。
【００４０】
【数１９】 ＶBE1 ＝ＶT ln (ＩC1／Ｉｓ） ＶBE2 ＝ＶT ln (ＩC2／Ｉｓ）
【００４１】
【数２０】 ＩC1＝αF Ｉ0 ／｛１＋ exp（−Ｖ1 ／ＶT)｝ ＩC2＝αF Ｉ0 ／｛１＋ exp（Ｖ1 ／ＶT)｝
【００４２】
【数２１】 ΔＩ1 ＝ＩC1−ＩC2 ＝αF Ｉ0 tanh（Ｖ1 ／２ＶT)
【００４３】そして、トランスコンダクタンスＧm1は、
差電流ΔＩ1 を入力電圧Ｖ1 で微分して数式２２とな
る。
【００４４】
【数２２】 Ｇm1＝ｄ（ΔＩ1)／ｄＶ1 ＝（αF Ｉ0 ／２ＶT ）［１／｛cosh2 （Ｖ1 ／２ＶT)｝］
【００４５】数式２２において、Ｖ1 ＝Ｖin−ＶK とお
くことができる。ＶK は前記直流電圧であり、オフセッ
トバイアス電圧である。
【００４６】差動対（Ｑ３、Ｑ４）についても同様に求
めることができ、両コレクタ電流の差電流ΔＩ2 は数式
２３となり、数式２３においてＶ2 ＝Ｖin−ＶK とおけ
るので、両差電流の和は数式２４、両差動対のトランス
コンダクタンスの和Ｇm は数式２５となる。
【００４７】
【数２３】 ΔＩ2 ＝ＩC3−ＩC4 ＝αF Ｉ0 tanh（Ｖ2 ／２ＶT)
【００４８】
【数２４】 ΔＩ＝ΔＩ1 ＋ΔＩ2 ＝αF Ｉ0 ［tanh｛（Ｖin−ＶK)／２ＶT ｝＋tanh
｛（Ｖin＋ＶK)／２ＶT ｝］
【００４９】
【数２５】 Ｇm ＝Ｇm1＋Ｇm2 ＝ｄ（ΔＩ1)／ｄＶin＋ｄ（ΔＩ2)／ｄＶin ＝（αF Ｉ0 ／２ＶT ）［１／ cosh2｛（Ｖin−ＶK)／２ＶT ｝ ＋１／ cosh2｛（Ｖin＋ＶK)／２ＶT ｝］
【００５０】数式２２のＧm1は、ＶK ＝１．３１３７Ｖ
T とおいた場合に最大平坦(maximally flat)特性を示
す。また図１６にトランスコンダクタンス特性を示す
が、入力電圧範囲が±ＶT までは−１％以内のトランス
コンダクタンスとなっていることが示されている。
【００５１】
【発明が解決しようとする課題】上述した従来の差動増
幅回路では、次のような問題がある。まず図１２に示す
差動増幅回路では、トランスコンダクタンスが３％程度
変動するので、それ以上の直線性を要求される用途には
使用できず、適用範囲が狭いという問題と、差動出力電
流が２つの差動対の各差電流の差として表されるので、
駆動電流に対する電流効率が悪くなるという問題とがあ
る。
【００５２】図１４に示す差動増幅回路では、２乗回路
を構成する差動対をトランスコンダクタンスパラメータ
がｋのトランジスタの１個とｎ個並設したものとで構成
しているので、トランジスタの占有面積が大きくなると
いう問題と素子数が増え消費電流が増加するという問題
とがある。
【００５３】また図１５に示す差動増幅回路では、入力
電圧範囲が狭いという問題がある。
【００５４】本発明の目的は、回路規模を増大させない
簡単な構成でトランスコンダクタンスの一層の改善と電
流効率の向上が図れる差動増幅回路を提供することにあ
る。
【００５５】
【課題を解決するための手段】前記目的を達成するため
に、本発明の差動増幅回路は次の如き構成を有する。即
ち、第１発明の差動増幅回路は、値の等しい定電流源で
それぞれ駆動される２個の差動対を備え、各差動対がそ
れぞれゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）の比が
１：Ｋ（Ｋ≠１）の２個のトランジスタで構成され；
２個の差動対の相互間では比（Ｗ／Ｌ）が等しくないト
ランジスタのゲート同士をそれぞれ共通接続して差動入
力端を構成し、かつ、比（Ｗ／Ｌ）が等しくないトラン
ジスタのドレイン同士をそれぞれ共通接続して差動出力
端を構成した差動増幅回路において； 各差動対におけ
る２つのトランジスタの比（Ｗ／Ｌ）の比は、１：９．
５である； ことを特徴とするものである。
【００５６】第２発明の差動増幅回路は、値の等しい定
電流源でそれぞれ駆動される第１及び第２の差動対と、
前記定電流源とは値が異なる定電流源で駆動される第３
の差動対と； を備え、第１の差動対の一方のトランジ
スタと第３の差動対の一方のトランジスタとのベース同
士及び第２の差動対の一方のトランジスタと第３の差動
対の他方のトランジスタとのベース同士がそれぞれ共通
接続されて差動入力端を構成し； 第１の差動対の一方
のトランジスタと第２の差動対の他方のトランジスタと
のベース間に、また第２の差動対の一方のトランジスタ
と第１の差動対の他方のトランジスタとのベース間に、
それぞれ一方のトランジスタのベースに対する極性を同
一にする直流電圧が印加され； 第１の差動対の一方の
トランジスタと第２の差動対の他方のトランジスタと第
３の差動対の一方のトランジスタとのコレクタ同士及び
第１の差動対の他方のトランジスタと第２の差動対の一
方のトランジスタと第３の差動対の他方のトランジスタ
とのコレクタ同士がそれぞれ共通接続されて差動出力端
を構成している； ことを特徴とするものである。
【００５７】第３発明の差動増幅回路は、第２発明の差
動増幅回路において； 前記直流電圧は２．６３４ＶT
（ＶT は熱電圧であり、ＶT ＝ｋＴ／ｑ）であり； 第
１及び第２の差動対をそれぞれ駆動する定電流源の電流
値は第３の差動対を駆動する定電流源の電流値の４／３
倍である； ことを特徴とするものである。
【００５８】第４発明の差動増幅回路は、第２発明の差
動増幅回路において； 前記直流電圧は２．０６３４４
ＶT であり； 第１及び第２の差動対をそれぞれ駆動す
る定電流源の電流値は第３の差動対を駆動する定電流源
の電流値の１．５６２５倍である； ことを特徴とする
ものである。
【００５９】第５発明の差動増幅回路は、値の等しい定
電流源でそれぞれ駆動される第１及び第２の差動対と、
前記定電流源とは値が異なる定電流源でそれぞれ駆動さ
れる第３及び第４の差動対と； を備え、第１の差動対
の一方のトランジスタと第３の差動対の一方のトランジ
スタとのベース同士及び第２の差動対の一方のトランジ
スタと第４の差動対の一方のトランジスタとのベース同
士がそれぞれ共通接続されて差動入力端を構成し； 第
１の差動対の一方のトランジスタと第２の差動対の他方
のトランジスタとのベース間に、また第２の差動対の一
方のトランジスタと第１の差動対の他方のトランジスタ
とのベース間に、それぞれ一方のトランジスタのベース
に対する極性を同一にする第１の直流電圧が印加され；
第３の差動対の一方のトランジスタと第４の差動対の
他方のトランジスタとのベース間に、また第４の差動対
の一方のトランジスタと第３の差動対の他方のトランジ
スタとのベース間に、それぞれ一方のトランジスタのベ
ースに対する極性を同一にする第２の直流電圧が印加さ
れ； 第１の差動対の一方のトランジスタと第２の差動
対の他方のトランジスタと第３の差動対の一方のトラン
ジスタと第４の差動対の他方のトランジスタとのコレク
タ同士及び第１の差動対の他方のトランジスタと第２の
差動対の一方のトランジスタと第３の差動対の他方のト
ランジスタと第４の差動対の一方のトランジスタとのコ
レクタ同士がそれぞれ共通接続されて差動出力端を構成
している； ことを特徴とするものである。
【００６０】第６発明の差動増幅回路は、第５発明の差
動増幅回路において； 前記第１の直流電圧は１．２Ｖ
T 、前記第２の直流電圧は３．８３４ＶT であり； 第
３及び第４の差動対をそれぞれ駆動する定電流源の電流
値は第１及び第２の差動対をそれぞれ駆動する定電流源
の電流値の１．３倍である； ことを特徴とするもので
ある。
【００６１】第７発明の差動増幅回路は、第５発明の差
動増幅回路において； 前記第１の直流電圧は０．７０
８１４ＶT 、前記第２の直流電圧は２．５９５４６ＶT
であり； 第３及び第４の差動対をそれぞれ駆動する定
電流源の電流値は第１及び第２の差動対をそれぞれ駆動
する定電流源の電流値の１．８２５３２倍である；こと
を特徴とするものである。
【００６２】
【発明の実施の形態】次に、前記の如く構成される本発
明の差動増幅回路の実施の形態を説明する。第１発明で
は、２個の不平衡差動対の比（Ｗ／Ｌ）が異なるトラン
ジスタのドレイン同士をそれぞれ共通接続して差動出力
端を構成し、また比（Ｗ／Ｌ）が異なるトランジスタの
ゲート同士を共通接続して差動入力端を構成するように
した差動増幅回路において、各差動対における２つのト
ランジスタの比（Ｗ／Ｌ）の比を１：９．５に設定して
あるので、トランジスタの面積を数倍程度の増加に抑え
ることができる。従って、広い入力電圧範囲に亙って比
較的直線性の良いトランスコンダクタンスを持つ差動増
幅回路を小さな回路規模で実現できる。
【００６３】また、第２発明と第５発明では、３個また
は４個の差動対のそれぞれに入力信号が直接または直流
電圧（オフセット電圧）に重畳されて印加されるように
したので、トランスコンダクタンスの直線性を改善で
き、従って入力電圧範囲を従来よりも広くすることがで
きる。しかも、各差動対は最小構成単位のトランジスタ
で構成できるので、高周波特性も改善できる。
【００６４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の参考例を示す差動増幅回路を示
す。この差動増幅回路は、定電流源Ｉ0 で駆動される第
１の差動対（Ｍ１、Ｍ２）と、定電流源Ｉ0 で駆動され
る第２の差動対（Ｍ３、Ｍ４）と、定電流源ａＩ0 で駆
動される第３の差動対（Ｍ５、Ｍ６）とを備える。な
お、各差動対の構成ＭＯＳトランジスタは比（Ｗ／Ｌ）
の等しいものからなり、トランスコンダクタンスパラメ
ータは、第１及び第２の差動対がβとすると、第３の差
動対ではｂ倍となっている。
【００６５】第１の差動対（Ｍ１、Ｍ２）の一方のＭＯ
ＳトランジスタＭ１と第３の差動対（Ｍ５、Ｍ６）の一
方のＭＯＳトランジスタＭ５のゲート同士及び第２の差
動対（Ｍ３、Ｍ４）の一方のトランジスタＭ４と第３の
差動対（Ｍ５、Ｍ６）の他方のＭＯＳトランジスタＭ６
のゲート同士がそれぞれ共通接続されて差動入力端を構
成し、入力電圧Ｖinが印加される。
【００６６】また、第１の差動対の一方のＭＯＳトラン
ジスタＭ１と第２の差動対の他方のＭＯＳトランジスタ
Ｍ３と第３の差動対の他方のＭＯＳトランジスタＭ６の
ドレイン同士及び第１の差動対の他方のＭＯＳトランジ
スタＭ２と第２の差動対の一方のＭＯＳトランジスタＭ
４と第３の差動対の一方のＭＯＳトランジスタＭ５のド
レイン同士がそれぞれ共通接続されて差動出力端を構成
する。
【００６７】そして、第１の差動対の一方のＭＯＳトラ
ンジスタＭ１と第２の差動対の他方のＭＯＳトランジス
タＭ３とのゲート間に、また第２の差動対の一方のＭ０
ＳトランジスタＭ４と第１の差動対の他方のＭＯＳトラ
ンジスタＭ２とのゲート間に、それぞれ、他方のＭＯＳ
トランジスタ（Ｍ２、Ｍ３）のゲートを高電位とする直
流電圧ＶK が印加されている。要するに、第１及び第２
の差動対では出力端が共通接続されるＭＯＳトランジタ
のゲート間に値の等しい直流電圧ＶK をバイアスオフセ
ットとして与えてあるのである。
【００６８】以上の構成において、第１の差動対の差動
出力電流ΔＩ1 は数式２６、第２の差動対の差動出力電
流ΔＩ2 は数式２７、第３の差動対の差動出力電流ΔＩ
3 は数式２８となるので、図１に示す差動増幅回路の差
動出力電流ΔＩは数式２９、これを入力電圧Ｖinで微分
したトランスコンダクタンスは数式３０と求められる。
【００６９】
【数２６】
【００７０】
【数２７】
【００７１】
【数２８】
【００７２】
【数２９】ΔＩ＝ΔＩ1 ＋ΔＩ2 −ΔＩ3
【００７３】
【数３０】ｄ（ΔＩ）／ｄＶin＝ｄ（ΔＩ1)／ｄＶin＋
ｄ（ΔＩ2)／ｄＶin−ｄ（ΔＩ3)／ｄＶin
【００７４】図２は、ＶK ＝√（Ｉ0 ／β）／２、ａｂ
＝０．３６４３３３と置いて算出したトランスコンダク
タンス特性を示す。図２から、トランスコンダクタンス
は、入力電圧範囲が、０．７√（Ｉ0 ／β）≦│Ｖin│
において従来と同様に３％以内の値に入ることが分か
る。
【００７５】一方、駆動電流の総和は（２＋ａ）Ｉ0 で
あり、従来例（図１２）で示した（１＋ａ）Ｉ0 よりも
大きくなるが、差動出力電流は（２−ａ）Ｉ0 となる。
従来例では（１−ａ）Ｉ0 である。つまり、電流効率
は、（２−ａ）／（２＋ａ）となり、従来例回路の電流
効率（１−ａ）／（１＋ａ）よりも大きくなるのであ
る。例えば、ａ＝０．３６４，ｂ＝１として電流効率を
計算してみると、本発明では０．６９２となるのに対
し、従来例回路（図１２）では０．３４２３となり、ほ
ぼ２倍程度向上している。
【００７６】次に、図３は、本発明の第１実施例に係る
差動増幅回路を示す。この差動増幅回路は、定電流源Ｉ
0 でそれぞれ駆動される２つの差動対（Ｍ１、Ｍ２）
（Ｍ３、Ｍ４）を備え、各差動対を構成する２つのＭＯ
Ｓトランジスタは、ゲート幅Ｗとゲート長Ｌの比（Ｗ／
Ｌ）の比が、Ｍ１：Ｍ２＝Ｍ４：Ｍ３＝１：Ｋ（Ｋ≠
１）のものからなる。なお、トランスコンダクタンスパ
ラメータは共にβである。
【００７７】２つの差動対の相互間では、比（Ｗ／Ｌ）
が等しくないＭＯＳトランジスタ｛（Ｍ１とＭ３）（Ｍ
２とＭ４）｝のゲート同士をそれぞれ共通接続して差動
入力端を構成し、入力電圧Ｖinが印加される。また比
（Ｗ／Ｌ）の等しくないＭＯＳトランジスタ｛（Ｍ１と
Ｍ３）（Ｍ２とＭ４）｝のドレイン同士をそれぞれ共通
接続して差動出力端を構成している。
【００７８】かかる構成の差動増幅回路において、各差
動対における２つのＭＯＳトランジスタの比（Ｗ／Ｌ）
の比は、１：９．５に設定される。以下、その根拠を説
明する。
【００７９】各差動対を構成する２つのＭＯＳトランジ
スタの比（Ｗ／Ｌ）の比は上述したように、Ｍ１：Ｍ２
＝Ｍ４：Ｍ３＝１：Ｋ（Ｋ≠１）であるとし、各ＭＯＳ
トランジスタが飽和領域で動作しているとすると、各Ｍ
ＯＳトランジスタのドレイン電流Ｉdiは数式３１で示さ
れる。
【００８０】
【数３１】 Ｉd1＝β（ＶGS1 −ＶT)2 Ｉd2＝Ｋβ（ＶGS2 −ＶT)2 Ｉd3＝Ｋβ（ＶGS3 −ＶT)2 Ｉd4＝β（ＶGS4 −ＶT)2
【００８１】またＩd1＋Ｉd2＝Ｉd3＋Ｉd4＝Ｉ0 、Ｖ
GS1 −ＶGS2 ＝ＶGS4 −ＶGS3 ＝Ｖinであるので、Ｉd1
−Ｉd2は数式３２、Ｉd3−Ｉd4は数式３３となる。
【００８２】
【数３２】
【００８３】
【数３３】
【００８４】従って、差動出力電流ΔＩ1 は数式３４と
求まり、これを入力電圧Ｖinで微分したトランスコンダ
クタンスは数式３５となる。
【００８５】
【数３４】
【００８６】
【数３５】
【００８７】数式３５において、Ｋ＝９．５と設定すれ
ば、トランスコンダクタンスは等リップル特性となり、
直線性が最も改善される。これが、Ｋ＝９．５と設定す
る根拠である。従来例（図１４）の文献では、Ｋ＝１０
以上必要であると記載されているが、この見解は正しく
なくＫ＝１０以上ではむしろ直線性は悪くなることが判
明し、Ｋ＝９．５が最適値であることが研究の結果判明
したのである。図４に出力特性を、図５にトランスコン
ダクタンス特性をそれぞれ示してある。
【００８８】入力電圧Ｖinが、│Ｖin│≦０．８５Ｖu
の範囲では、トランスコンダクタンスが−１５％以内に
納まり、比較的直線性の良い範囲が十分広く取れる。比
（Ｗ／Ｌ）の等しい２個のトランジスタで構成される通
常の整合差動対においては、│Ｖin│≦Ｖu の入力範囲
においてトランスコンダクタンスが−３０％まで低下し
ているので、入力範囲を１５％狭めることで直線性を２
倍改善できる。なお、Ｖu は、Ｖu ＝√（Ｉ0 ／β）で
ある。
【００８９】次いで小さいゲートサイズで、つまり、ト
ランジスタサイズを大きくせずにＫ＝９．５を実現する
方法を説明する。従来例（図１４）で説明したように、
不平衡差動対を構成する２つのＭＯＳトランジスタのゲ
ート長を同じくして一方のトランジスタのゲート幅をＫ
倍すると、各ゲート面積の和は数式３６となる。
【００９０】
【数３６】ＳG ＝ＳG1＋ＳG2＝Ｌ1 Ｗ1(１＋Ｋ）
【００９１】本発明では、比（Ｗ／Ｌ）の比が１：Ｋで
ある点に着目し、この比（Ｗ／Ｌ）を数式３７とおい
て、各ゲート面積の和を数式３８とし、最小値を求め
る。
【００９２】
【数３７】 Ｗ1 ／Ｌ1 ＝１／√Ｋ Ｗ2 ／Ｌ2 ＝√Ｋ
【００９３】
【数３８】ＳG ＝ＳG1＋ＳG2＝Ｌ1 Ｗ1 ＋Ｌ2 Ｗ2
【００９４】例えば、Ｌ1 ，Ｗ1 の最小寸法を３μｍに
できるとすると、従来方式の数式３６ではＳG ＝９４．
５μｍ2 となるのに対し、本発明方式の数式３８では、
Ｗ1＝Ｌ2 ＝３μｍとおいてＳG ＝５５．５μｍ2 とな
り、ゲート面積は５８．７％減少させ得ることが分か
る。これは、単にゲート長Ｌを等しくしてゲート幅Ｗを
Ｋ倍する従来の方法ではＫ＝５．２に相当し、従来の方
法でＫ＝９．５を得るのに比してトランジスタサイズを
小さくできるのである。
【００９５】一般にトランジスタのゲート長Ｌの製造偏
差は大きいので、Ｋ＝９．５程度まで不平衡度を大きく
すると、Ｋの値は多少ばらつくが、対でパターンを設定
するので、デバイスの整合性が確保されれば特性上の変
化は少ないことが知られている。即ち、図５に示すよう
に、Ｋ＝９．５（実線）に設定したとしても、Ｋ＝９
（破線）やＫ＝１０（一点鎖線）のようにばらつくが、
その変化は少ないのである。
【００９６】次に、図６は、本発明の第２実施例に係る
差動増幅回路を示す。この差動増幅回路は、図１５に示
す従来の回路に、定電流源ａＩ0 で駆動される第３の差
動対（Ｑ５、Ｑ６）を追加したものである。
【００９７】即ち、この差動増幅回路は、定電流源Ｉ0
でそれぞれ駆動される第１の差動対（Ｑ１、Ｑ２）及び
第２の差動対（Ｑ３、Ｑ４）と、前記定電流源Ｉ0 とは
値が異なる定電流源ａＩ0 で駆動される第３の差動対
（Ｑ５、Ｑ６）とを備える。
【００９８】第１の差動対の一方のトランジスタＱ１と
第３の差動対の一方のトランジスタＱ５とのベース同士
及び第２の差動対の一方のトランジスタＱ４と第３の差
動対の他方のトランジスタＱ６とのベース同士がそれぞ
れ共通接続されて差動入力端を構成しそこに入力電圧Ｖ
inが印加されるが、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３とのベー
ス間に、また第２の差動対の一方のトランジスタＱ４と
第１の差動対の他方のトランジスタＱ２とのベース間
に、それぞれ一方のトランジスタＱ１（Ｑ４）のベース
に対する極性を同一にする直流電圧ＶK が印加されてい
る。
【００９９】また、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３と第３の
差動対の一方のトランジスタＱ５とのコレクタ同士及び
第１の差動対の他方のトランジスタＱ２と第２の差動対
の一方のトランジスタＱ４と第３の差動対の他方のトラ
ンジスタＱ６とのコレクタ同士がそれぞれ共通接続され
て差動出力端を構成している。
【０１００】以上の構成において、第１の差動対（Ｑ
１、Ｑ２）と第２の差動対（Ｑ３、Ｑ４）の動作につい
ては前述したが（数式１７〜同２５）、第３の差動対
（Ｑ５、Ｑ６）については、両コレクタ電流の差電流Δ
Ｉ3 は数式３９、トランスコンダクタンスＧm3は数式４
０となる。
【０１０１】
【数３９】 ΔＩ3 ＝ＩC5−ＩC6 ＝αF ａＩ0 tanh（Ｖin／２ＶT)
【０１０２】
【数４０】 Ｇm3＝ｄ（ΔＩ3)／ｄＶin ＝（αF ａＩ0 ／２ＶT)・［１／｛ cosh2（Ｖin／２ＶT)｝］
【０１０３】従って、図６に示す差動増幅回路の差動出
力電流ΔＩは数式４１、トランスコンダクタンスＧm は
数式４２と求まる。
【０１０４】
【数４１】 ΔＩ＝ΔＩ1 ＋ΔＩ2 ＋ΔＩ3 ＝αF Ｉ0 ［tanh｛（Ｖin−ＶK)／２ＶT ｝ ＋tanh｛（Ｖin＋ＶK)／２ＶT ｝＋ａtanh（Ｖin／２ＶT)］
【０１０５】
【数４２】
【０１０６】ここで、数式４２において、ＶK ＝２．６
３４ＶT 、１／ａ＝４／３とした場合のトランスコンダ
クタンス特性は図７に示すようになる。即ち、±１％以
内の等リップル特性を持つトランスコンダクタンス特性
が得られ、入力電圧範囲が±２．４ＶT まで−１％以内
であるトランスコンダクタンスとなっていることが示さ
れている。
【０１０７】また、数式４２において、ＶK ＝２．０６
３４４ＶT 、１／ａ＝１．５６２５とした場合のトラン
スコンダクタンス特性は図８に示すようになる。即ち、
最大平坦特性を持つトランスコンダクタンス特性が得ら
れ、入力電圧範囲が±１．３ＶT まで−１％以内である
トランスコンダクタンスとなっていることが示されてい
る。
【０１０８】次いで図９は、本発明の第３実施例に係る
差動増幅回路を示す。この差動増幅回路は、図１５に示
す回路の２個を横一列に配置したものに相当する。即
ち、この差動増幅回路は、定電流源Ｉ0 でそれぞれ駆動
される第１の差動対（Ｑ１、Ｑ２）及び第２の差動対
（Ｑ３、Ｑ４）と、前記定電流源とは値が異なる定電流
源ａＩ0 でそれぞれ駆動される第３の差動対（Ｑ５、Ｑ
６）及び第４の差動対（Ｑ７、Ｑ８）とを備える。
【０１０９】第１の差動対の一方のトランジスタＱ１と
第３の差動対の一方のトランジスタとＱ５のベース同士
及び第２の差動対の一方のトランジスタＱ４と第４の差
動対の一方のトランジスタＱ８とのベース同士がそれぞ
れ共通接続されて差動入力端を構成し、入力電圧Ｖinが
印加される。
【０１１０】そして、第１の差動対の一方のトランジス
タＱ１と第２の差動対の他方のトランジスタＱ３とのベ
ース間に、また第２の差動対の一方のトランジスタＱ４
と第１の差動対の他方のトランジスタＱ２とのベース間
に、それぞれ一方のトランジスタＱ１（Ｑ４）のベース
に対する極性を同一にする第１の直流電圧ＶK1が印加さ
れる。第３の差動対の一方のトランジスタＱ５と第４の
差動対の他方のトランジスタＱ７とのベース間に、また
第４の差動対の一方のトランジスタＱ８と第３の差動対
の他方のトランジスタＱ６とのベース間に、それぞれ一
方のトランジスタＱ５（Ｑ８）のベースに対する極性を
同一にする第２の直流電圧ＶK2が印加される。
【０１１１】また、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３と第３の
差動対の一方のトランジスタＱ５と第４の差動対の他方
のトランジスタＱ７とのコレクタ同士及び第１の差動対
の他方のトランジスタＱ２と第２の差動対の一方のトラ
ンジスタＱ４と第３の差動対の他方のトランジスタＱ６
と第４の差動対の一方のトランジスタＱ８とのコレクタ
同士がそれぞれ共通接続されて差動出力端を構成してい
る。
【０１１２】以上の構成において、各差動対の差電流Δ
Ｉi は数式４３となるので、図９に示す差動増幅回路の
差動出力電流ΔＩは数式４４となり、トランスコンダク
タンスＧm は数式４５となる。
【０１１３】
【数４３】 ΔＩ1 ＝ＩC1−ＩC2 ＝αF Ｉ0 tanh｛（Ｖin−ＶK1）／２ＶT ｝ ΔＩ2 ＝ＩC3−ＩC4 ＝αF Ｉ0 tanh｛（Ｖin＋ＶK1）／２ＶT ｝ ΔＩ3 ＝ＩC5−ＩC6 ＝ａαF Ｉ0 tanh｛（Ｖin−ＶK2）／２ＶT ｝ ΔＩ4 ＝ＩC7−ＩC8 ＝ａαF Ｉ0 tanh｛（Ｖin＋ＶK2）／２ＶT ｝
【０１１４】
【数４４】
【０１１５】
【数４５】
【０１１６】ここで、数式４４において、ＶK1＝１．２
ＶT ，ＶK2＝３．８３４ＶT ，ａ＝１．３とした場合の
トランスコンダクタンス特性は図１０に示すようにな
る。即ち、入力電圧範囲が±３．５ＶT まで−１％以内
であるトランスコンダクタンスとなっていることが示さ
れている。
【０１１７】また、数式４４において、ＶK1＝０．７０
８１４ＶT 、ＶK2＝２．５９５４６ＶT 、ａ＝１．８２
５３２とした場合のトランスコンダクタンス特性を図１
１に示す。即ち、最大平坦(maximally flat)特性を持つ
トランスコンダクタンス特性が得られ、入力電圧範囲が
±１．９ＶT まで−１％以内であるトランスコンダクタ
ンスとなっていることが示されている。
【０１１８】
【発明の効果】以上説明したように、本発明の差動増幅
回路によれば、第１発明では、２個の不平衡差動対の比
（Ｗ／Ｌ）が異なるトランジスタのドレイン同士をそれ
ぞれ共通接続して差動出力端を構成し、また比（Ｗ／
Ｌ）が異なるトランジスタのゲート同士を共通接続して
差動入力端を構成するようにした差動増幅回路におい
て、各差動対における２つのトランジスタの比（Ｗ／
Ｌ）の比を１：９．５に設定してあるので、トランジス
タの面積を数倍程度の増加に抑えることができる。従っ
て、広い入力電圧範囲に亙って比較的直線性の良いトラ
ンスコンダクタンスを持つ差動増幅回路を小さな回路規
模で実現できる効果がある。
【０１１９】また、第２発明と第５発明では、３個また
は４個の差動対のそれぞれに入力信号が直接または直流
電圧（オフセット電圧）に重畳されて印加されるように
したので、トランスコンダクタンスの直線性を改善で
き、従って入力電圧範囲を従来よりも広くすることがで
きる効果がある。しかも、各差動対は最小構成単位のト
ランジスタで構成できるので、高周波特性も改善できる
効果もある。
【図面の簡単な説明】
【図１】本発明の参考例を示す差動増幅回路の回路図で
ある。
【図２】図１に示した参考例の差動増幅回路のトランス
コンダクタンス特性図である。
【図３】本発明の第１実施例に係る差動増幅回路の回路
図である。
【図４】第１実施例の差動増幅回路の出力特性図であ
る。
【図５】第１実施例の差動増幅回路のトランスコンダク
タンス特性図である。
【図６】本発明の第２実施例に係る差動増幅回路の回路
図である。
【図７】第２実施例の差動増幅回路においてＶK ＝２．
６３４ＶT 、１／ａ＝４／３とした場合のトランスコン
ダクタンス特性図である。
【図８】第２実施例の差動増幅回路においてＶK ＝２．
０６３４４ＶT 、１／ａ＝１．５６２５とした場合のト
ランスコンダクタンス特性図である。
【図９】本発明の第３実施例に係る差動増幅回路の回路
図である。
【図１０】第３実施例の差動増幅回路においてＶK1＝
１．２ＶT 、ＶK2＝３．８３４ＶT、ａ＝１．３とした
場合のトランスコンダクタンス特性図である。
【図１１】第３実施例の差動増幅回路においてＶK1＝
０．７０８１４ＶT 、ＶK2＝２．５９５４６ＶT 、１／
ａ＝１．８２５３２とした場合のトランスコンダクタン
ス特性図である。
【図１２】従来の差動増幅回路の回路図である。
【図１３】従来の差動増幅回路（図１２）のトランスコ
ンダクタンス特性図である。
【図１４】従来の差動増幅回路の回路図である。
【図１５】従来の差動増幅回路の回路図である。
【図１６】従来の差動増幅回路（図１５）のトランスコ
ンダクタンス特性図である。
【符号の説明】
Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｑ１〜Ｑ８ バイポーラトランジスタ Ｖin 入力電圧 ＶK ，ＶK1，ＶK2 直流電圧

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 値の等しい定電流源でそれぞれ駆動され
    る２個の差動対を備え、各差動対がそれぞれゲート幅Ｗ
    とゲート長Ｌの比（Ｗ／Ｌ）の比が１：Ｋ（Ｋ≠１）の
    ２個のトランジスタで構成され； ２個の差動対の相互
    間では比（Ｗ／Ｌ）が等しくないトランジスタのゲート
    同士をそれぞれ共通接続して差動入力端を構成し、か
    つ、比（Ｗ／Ｌ）が等しくないトランジスタのドレイン
    同士をそれぞれ共通接続して差動出力端を構成した差動
    増幅回路において； 各差動対における２つのトランジ
    スタの比（Ｗ／Ｌ）の比は、１：９．５である； こと
    を特徴とする差動増幅回路。
  2. 【請求項２】 値の等しい定電流源でそれぞれ駆動され
    る第１及び第２の差動対と、前記定電流源とは値が異な
    る定電流源で駆動される第３の差動対と；を備え、第１
    の差動対の一方のトランジスタと第３の差動対の一方の
    トランジスタとのベース同士及び第２の差動対の一方の
    トランジスタと第３の差動対の他方のトランジスタとの
    ベース同士がそれぞれ共通接続されて差動入力端を構成
    し；第１の差動対の一方のトランジスタと第２の差動対
    の他方のトランジスタとのベース間に、また第２の差動
    対の一方のトランジスタと第１の差動対の他方のトラン
    ジスタとのベース間に、それぞれ一方のトランジスタの
    ベースに対する極性を同一にする直流電圧が印加され；
    第１の差動対の一方のトランジスタと第２の差動対の
    他方のトランジスタと第３の差動対の一方のトランジス
    タとのコレクタ同士及び第１の差動対の他方のトランジ
    スタと第２の差動対の一方のトランジスタと第３の差動
    対の他方のトランジスタとのコレクタ同士がそれぞれ共
    通接続されて差動出力端を構成している； ことを特徴
    とする差動増幅回路。
  3. 【請求項３】 請求項２に記載の差動増幅回路におい
    て； 前記直流電圧は２．６３４ＶT （ＶT は熱電圧で
    あり、ＶT ＝ｋＴ／ｑ）であり； 第１及び第２の差動
    対をそれぞれ駆動する定電流源の電流値は第３の差動対
    を駆動する定電流源の電流値の４／３倍である； こと
    を特徴とする差動増幅回路。
  4. 【請求項４】 請求項２に記載の差動増幅回路におい
    て； 前記直流電圧は２．０６３４４ＶT であり； 第
    １及び第２の差動対をそれぞれ駆動する定電流源の電流
    値は第３の差動対を駆動する定電流源の電流値の１．５
    ６２５倍である； ことを特徴とする差動増幅回路。
  5. 【請求項５】 値の等しい定電流源でそれぞれ駆動され
    る第１及び第２の差動対と、前記定電流源とは値が異な
    る定電流源でそれぞれ駆動される第３及び第４の差動対
    と； を備え、第１の差動対の一方のトランジスタと第
    ３の差動対の一方のトランジスタとのベース同士及び第
    ２の差動対の一方のトランジスタと第４の差動対の一方
    のトランジスタとのベース同士がそれぞれ共通接続され
    て差動入力端を構成し； 第１の差動対の一方のトラン
    ジスタと第２の差動対の他方のトランジスタとのベース
    間に、また第２の差動対の一方のトランジスタと第１の
    差動対の他方のトランジスタとのベース間に、それぞれ
    一方のトランジスタのベースに対する極性を同一にする
    第１の直流電圧が印加され； 第３の差動対の一方のト
    ランジスタと第４の差動対の他方のトランジスタとのベ
    ース間に、また第４の差動対の一方のトランジスタと第
    ３の差動対の他方のトランジスタとのベース間に、それ
    ぞれ一方のトランジスタのベースに対する極性を同一に
    する第２の直流電圧が印加され； 第１の差動対の一方
    のトランジスタと第２の差動対の他方のトランジスタと
    第３の差動対の一方のトランジスタと第４の差動対の他
    方のトランジスタとのコレクタ同士及び第１の差動対の
    他方のトランジスタと第２の差動対の一方のトランジス
    タと第３の差動対の他方のトランジスタと第４の差動対
    の一方のトランジスタとのコレクタ同士がそれぞれ共通
    接続されて差動出力端を構成している； ことを特徴と
    する差動増幅回路。
  6. 【請求項６】 請求項５に記載の差動増幅回路におい
    て； 前記第１の直流電圧は１．２ＶT 、前記第２の直
    流電圧は３．８３４ＶT であり； 第３及び第４の差動
    対をそれぞれ駆動する定電流源の電流値は第１及び第２
    の差動対をそれぞれ駆動する定電流源の電流値の１．３
    倍である； ことを特徴とする差動増幅回路。
  7. 【請求項７】 請求項５に記載の差動増幅回路におい
    て； 前記第１の直流電圧は０．７０８１４ＶT 、前記
    第２の直流電圧は２．５９５４６ＶT であり；第３及び
    第４の差動対をそれぞれ駆動する定電流源の電流値は第
    １及び第２の差動対をそれぞれ駆動する定電流源の電流
    値の１．８２５３２倍である； ことを特徴とする差動
    増幅回路。
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DE (1) DE69320922T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814596B1 (ko) 2005-12-27 2008-03-17 후지쯔 가부시끼가이샤 차동 증폭 회로
WO2009089478A1 (en) * 2008-01-09 2009-07-16 Sequoia Communications Commutating amplifier with wide dynamic range
KR101068189B1 (ko) 2007-10-04 2011-09-28 후지쯔 세미컨덕터 가부시키가이샤 차동 증폭 회로

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754076A (en) * 1993-12-13 1998-05-19 Nec Corporation Differential circuit having a variable current circuit for producing an exponential or a square transfer characteristic
DE4416981A1 (de) * 1994-05-13 1995-11-16 Philips Patentverwaltung Schaltungsanordnung mit einer Gesamtübertragungsfunktion
JP2555990B2 (ja) * 1994-08-03 1996-11-20 日本電気株式会社 マルチプライヤ
US5561396A (en) * 1995-04-27 1996-10-01 Philips Electronics North America Corporation Rail-to-rail input stages with gm -control by multiple input pairs
JP3039611B2 (ja) * 1995-05-26 2000-05-08 日本電気株式会社 カレントミラー回路
JPH08330861A (ja) * 1995-05-31 1996-12-13 Nec Corp 低電圧オペレーショナルトランスコンダクタンスアンプ
JP2778537B2 (ja) * 1995-07-14 1998-07-23 日本電気株式会社 Ａｇｃアンプ
US5815039A (en) * 1995-07-21 1998-09-29 Nec Corporation Low-voltage bipolar OTA having a linearity in transconductance over a wide input voltage range
AU6572296A (en) * 1995-09-19 1997-03-27 Nec Corporation Bipolar operational transconductance amplifier
JP2874616B2 (ja) * 1995-10-13 1999-03-24 日本電気株式会社 Ｏｔａ及びマルチプライヤ
JP2836547B2 (ja) * 1995-10-31 1998-12-14 日本電気株式会社 基準電流回路
JPH09219630A (ja) * 1995-12-08 1997-08-19 Nec Corp 差動回路
JPH09238032A (ja) * 1996-02-29 1997-09-09 Nec Corp Ｏｔａおよびバイポーラマルチプライヤ
AU730555B2 (en) * 1996-04-12 2001-03-08 Nec Corporation Bipolar translinear four-quadrant analog multiplier
US7276970B2 (en) 1998-11-12 2007-10-02 Broadcom Corporation System and method for linearizing a CMOS differential pair
ATE276605T1 (de) 1998-11-12 2004-10-15 Broadcom Corp Integrierte tunerarchitektur
US6985035B1 (en) 1998-11-12 2006-01-10 Broadcom Corporation System and method for linearizing a CMOS differential pair
US6525609B1 (en) 1998-11-12 2003-02-25 Broadcom Corporation Large gain range, high linearity, low noise MOS VGA
US6329865B1 (en) 1999-03-18 2001-12-11 Maxim Integrated Products, Inc. Linearized transconductance cell
US7696823B2 (en) * 1999-05-26 2010-04-13 Broadcom Corporation System and method for linearizing a CMOS differential pair
US6211717B1 (en) * 1999-05-28 2001-04-03 Lucent Technologies Inc. Multiple differential pair transistor architecture having transconductance proportional to bias current for any transistor technology
JP3475903B2 (ja) * 2000-03-31 2003-12-10 セイコーエプソン株式会社 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器
DE60030704T2 (de) * 2000-07-10 2007-10-04 Stmicroelectronics S.R.L., Agrate Brianza Spannungschaltregler, mit einer Treiberschaltung eines MOS-Leistungsschalters
TWI273768B (en) * 2001-12-19 2007-02-11 Himax Tech Ltd Operational transconductance amplifier and driving method for improving a power efficiency of the operational transconductance amplifier
KR20060040267A (ko) * 2004-11-05 2006-05-10 삼성전자주식회사 높은 전압이득율과 안정적인 공통모드출력전압을 가지는차동증폭기
KR100804546B1 (ko) * 2005-08-26 2008-02-20 인티그런트 테크놀로지즈(주) 선형성을 개선한 차동 증폭회로
US7463094B2 (en) * 2007-03-30 2008-12-09 Don Roy Sauer Linearized class AB biased differential input stage
US7843264B2 (en) * 2008-01-29 2010-11-30 Qualcomm, Incorporated Differential amplifier with accurate input offset voltage
CN102075168A (zh) * 2009-11-24 2011-05-25 华东光电集成器件研究所 一种迟滞比较器
US9178503B2 (en) 2010-05-28 2015-11-03 Xilinx, Inc. Differential comparator circuit having a wide common mode input range
EP2772821B1 (en) * 2013-02-27 2016-04-13 ams AG Low dropout regulator

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5634207A (en) * 1979-08-30 1981-04-06 Toshiba Corp Differential amplifier
DE3027071A1 (de) * 1980-07-17 1982-02-11 Philips Patentverwaltung Gmbh, 2000 Hamburg Transistorverstaerker mit zwei emittergekoppelten transisorpaaren
US4460872A (en) * 1981-12-03 1984-07-17 Inventab Audio Kb Low noise differential amplifier
GB2195211B (en) * 1986-09-16 1990-01-10 Plessey Co Plc Improved transconductors and voltage gain devices incorporating same
JP2603968B2 (ja) * 1987-10-12 1997-04-23 株式会社東芝 線形差動増幅回路
DE68919383T2 (de) * 1988-07-18 1995-04-20 Sony Corp., Tokio/Tokyo Verstärkerschaltung.
US5214329A (en) * 1989-12-07 1993-05-25 Harris Corporation Bias current modulation for differentially coupled transistor circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100814596B1 (ko) 2005-12-27 2008-03-17 후지쯔 가부시끼가이샤 차동 증폭 회로
KR101068189B1 (ko) 2007-10-04 2011-09-28 후지쯔 세미컨덕터 가부시키가이샤 차동 증폭 회로
WO2009089478A1 (en) * 2008-01-09 2009-07-16 Sequoia Communications Commutating amplifier with wide dynamic range
US7868691B2 (en) 2008-01-09 2011-01-11 Quintic Holdings Commutating amplifier with wide dynamic range

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Publication number Publication date
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US5500623A (en) 1996-03-19
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