JP3033206B2 - トリガ発生回路 - Google Patents
トリガ発生回路Info
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- JP3033206B2 JP3033206B2 JP3016596A JP1659691A JP3033206B2 JP 3033206 B2 JP3033206 B2 JP 3033206B2 JP 3016596 A JP3016596 A JP 3016596A JP 1659691 A JP1659691 A JP 1659691A JP 3033206 B2 JP3033206 B2 JP 3033206B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタルオシロスコー
プのトリガ発生回路に関する。
プのトリガ発生回路に関する。
【０００２】
【従来の技術】一般的にディジタルオシロスコープで
は、モニタに信号波形を表示するタイミングを知らせる
トリガ発生回路の出力トリガとして、入力信号が、或る
設定した電圧レベルを超えると時間軸信号を発生するレ
ベルトリガが用いられている。
は、モニタに信号波形を表示するタイミングを知らせる
トリガ発生回路の出力トリガとして、入力信号が、或る
設定した電圧レベルを超えると時間軸信号を発生するレ
ベルトリガが用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなトリガ発生回路では、以下のような問題点がある。
図３において、１は入力信号波形、２は入力信号がこの
レベルを超えた時にトリガを発生させるトリガレベルで
ある。この図に示すように入力信号１が大きなレベル変
動と小さなレベル変動が非同期で重畳し、そのレベル変
動範囲が重なっている場合に入力信号を小さなレベル変
動時で捕捉しようとすると、入力信号波形はトリガレベ
ル２をＡ点とＢ点で過ぎり、トリガがＡ，Ｂ両点でかか
り、波形が重なって表示される。これでは小さなレベル
変動時だけの入力信号の動向を観測することができな
い。
うなトリガ発生回路では、以下のような問題点がある。
図３において、１は入力信号波形、２は入力信号がこの
レベルを超えた時にトリガを発生させるトリガレベルで
ある。この図に示すように入力信号１が大きなレベル変
動と小さなレベル変動が非同期で重畳し、そのレベル変
動範囲が重なっている場合に入力信号を小さなレベル変
動時で捕捉しようとすると、入力信号波形はトリガレベ
ル２をＡ点とＢ点で過ぎり、トリガがＡ，Ｂ両点でかか
り、波形が重なって表示される。これでは小さなレベル
変動時だけの入力信号の動向を観測することができな
い。
【０００４】本発明は上記の点に鑑みてなされたもの
で、その目的は、大きなレベル変動と小さなレベル変動
の複合入力信号に対して、小さなレベル変動が起こった
時のみトリガ信号を発生するトリガ発生回路を実現する
ことにある。
で、その目的は、大きなレベル変動と小さなレベル変動
の複合入力信号に対して、小さなレベル変動が起こった
時のみトリガ信号を発生するトリガ発生回路を実現する
ことにある。
【０００５】
【課題を解決するための手段】前記の課題を解決する本
発明は、２個のリファレンス電圧レベルを有し、入力信
号レベルが前記リファレンス電圧レベルを超えた時に時
間軸信号を発生するトリガ発生回路において、“＋”端
子に入力信号が入力され、“−”端子にリファレンス電
圧が入力されて、入力信号がリファレンス電圧よりも高
い場合にＨＩＧＨレベルを出す第１のコンパレータと、
“＋”端子に入力信号が入力され、“−”端子に前記第
１のコンパレータとは異なるレベルのリファレンス電圧
が入力されて、入力信号がリファレンス電圧よりも高い
場合にＨＩＧＨレベルを出す第２のコンパレータと、前
記第１のコンパレータの出力に並列に設けられ、該出力
を反転させる第１のインバータと、前記第２のコンパレ
ータの出力に並列に設けられ、該出力を反転させる第２
のインバータと、前記第１のコンパレータの出力と前記
第１のインバータの出力とを切り替える第１のスイッチ
と、前記第２のコンパレータの出力と前記第２のインバ
ータの出力とを切り替える第１のスイッチと連動する第
２のスイッチと、Ｄ端子が接地され、前記第１のスイッ
チの出力がクロック端子に入力され、負論理動作のセッ
ト信号とリセット信号の入力端子を有する第１のＤＦＦ
と、第２のスイッチの出力を遅延させる遅延素子と、前
記第１のＤＦＦのＱ出力がＤ端子に、前記第２のスイッ
チの出力が負論理のクロック端子に、前記遅延素子の出
力がリセット端子に入力される第２のＤＦＦと、リセッ
ト信号の反転入力と、前記第２のスイッチの出力と、前
記第１のＤＦＦのＱ出力が入力され、その出力が該第１
のＤＦＦのセット端子に入力されるオアゲートとを具備
することを特徴とするものである。
発明は、２個のリファレンス電圧レベルを有し、入力信
号レベルが前記リファレンス電圧レベルを超えた時に時
間軸信号を発生するトリガ発生回路において、“＋”端
子に入力信号が入力され、“−”端子にリファレンス電
圧が入力されて、入力信号がリファレンス電圧よりも高
い場合にＨＩＧＨレベルを出す第１のコンパレータと、
“＋”端子に入力信号が入力され、“−”端子に前記第
１のコンパレータとは異なるレベルのリファレンス電圧
が入力されて、入力信号がリファレンス電圧よりも高い
場合にＨＩＧＨレベルを出す第２のコンパレータと、前
記第１のコンパレータの出力に並列に設けられ、該出力
を反転させる第１のインバータと、前記第２のコンパレ
ータの出力に並列に設けられ、該出力を反転させる第２
のインバータと、前記第１のコンパレータの出力と前記
第１のインバータの出力とを切り替える第１のスイッチ
と、前記第２のコンパレータの出力と前記第２のインバ
ータの出力とを切り替える第１のスイッチと連動する第
２のスイッチと、Ｄ端子が接地され、前記第１のスイッ
チの出力がクロック端子に入力され、負論理動作のセッ
ト信号とリセット信号の入力端子を有する第１のＤＦＦ
と、第２のスイッチの出力を遅延させる遅延素子と、前
記第１のＤＦＦのＱ出力がＤ端子に、前記第２のスイッ
チの出力が負論理のクロック端子に、前記遅延素子の出
力がリセット端子に入力される第２のＤＦＦと、リセッ
ト信号の反転入力と、前記第２のスイッチの出力と、前
記第１のＤＦＦのＱ出力が入力され、その出力が該第１
のＤＦＦのセット端子に入力されるオアゲートとを具備
することを特徴とするものである。
【０００６】
【作用】第１、第２のコンパレータは、それぞれ異なる
レベルの２個のリファレンス電圧により入力信号を比較
して、リファレンス電圧より大きな入力信号に対して出
力を出し、オアゲート、第１のＤＦＦ及び第２のＤＦＦ
の動作により２個のリファレンス電圧を超える入力信号
に対してはトリガを出力せず、１個の小さいリファレン
ス電圧のみを超える入力信号に対してトリガを出力す
る。スイッチを切り替えるとコンパレータの出力はイン
バータによって反転され、谷の部分の大きなリファレン
ス電圧を超える入力信号に対してのみトリガを出力す
る。
レベルの２個のリファレンス電圧により入力信号を比較
して、リファレンス電圧より大きな入力信号に対して出
力を出し、オアゲート、第１のＤＦＦ及び第２のＤＦＦ
の動作により２個のリファレンス電圧を超える入力信号
に対してはトリガを出力せず、１個の小さいリファレン
ス電圧のみを超える入力信号に対してトリガを出力す
る。スイッチを切り替えるとコンパレータの出力はイン
バータによって反転され、谷の部分の大きなリファレン
ス電圧を超える入力信号に対してのみトリガを出力す
る。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００８】図１は本発明の一実施例の装置のブロック
図である。図において、１１は入力信号をコンパレータ
Ａ１２及びコンパレータＢ１３に入力可能なレベルに合
わせるために、入力信号を増幅若しくは減衰させるため
の入力回路である。コンパレータＡ１２の“＋”端子に
観測すべき入力信号が入力され、“−”端子にリファレ
ンス電圧が入力されていて、入力信号がリファレンス電
圧より大きい時に信号Ｃ1 を出力する。コンパレータＢ
１３の“＋”端子には同様に入力信号が入力され、
“−”端子には前記第１のコンパレータＡ１２に入力さ
れるリファレンス電圧とは異なるレベルのリファレンス
電圧が入力され、リファレンス電圧よりも大きな入力信
号により信号Ｃ2 を出力する。１４は２個のコンパレー
タＡ１２、コンパレータＢ１３に与える所望の値のリフ
ァレンス電圧をディジタル値で出力すると共にリセット
信号を出力するＣＰＵで、各リファレンス電圧はＤＡ変
換器Ａ１５とＤＡ変換器Ｂ１６によりアナログ信号に変
換されて、コンパレータＡ１２とコンパレータＢ１３の
リファレンス電圧として入力される。
図である。図において、１１は入力信号をコンパレータ
Ａ１２及びコンパレータＢ１３に入力可能なレベルに合
わせるために、入力信号を増幅若しくは減衰させるため
の入力回路である。コンパレータＡ１２の“＋”端子に
観測すべき入力信号が入力され、“−”端子にリファレ
ンス電圧が入力されていて、入力信号がリファレンス電
圧より大きい時に信号Ｃ1 を出力する。コンパレータＢ
１３の“＋”端子には同様に入力信号が入力され、
“−”端子には前記第１のコンパレータＡ１２に入力さ
れるリファレンス電圧とは異なるレベルのリファレンス
電圧が入力され、リファレンス電圧よりも大きな入力信
号により信号Ｃ2 を出力する。１４は２個のコンパレー
タＡ１２、コンパレータＢ１３に与える所望の値のリフ
ァレンス電圧をディジタル値で出力すると共にリセット
信号を出力するＣＰＵで、各リファレンス電圧はＤＡ変
換器Ａ１５とＤＡ変換器Ｂ１６によりアナログ信号に変
換されて、コンパレータＡ１２とコンパレータＢ１３の
リファレンス電圧として入力される。
【０００９】１７はコンパレータＡ１２の出力信号を反
転させるインバータＡ、１８はコンパレータＢ１３の出
力信号を反転させるインバータＢである。１９はコンパ
レータＡ１２の出力信号Ｃ1 と、信号Ｃ1 が反転された
インバータＡ１７の出力とを切り替えるためのスイッチ
Ａ、２０はコンパレータＢ１３の出力信号Ｃ2 と、信号
Ｃ2 が反転されたインバータＢ１８の出力とを切り替え
るためのスイッチＢである。
転させるインバータＡ、１８はコンパレータＢ１３の出
力信号を反転させるインバータＢである。１９はコンパ
レータＡ１２の出力信号Ｃ1 と、信号Ｃ1 が反転された
インバータＡ１７の出力とを切り替えるためのスイッチ
Ａ、２０はコンパレータＢ１３の出力信号Ｃ2 と、信号
Ｃ2 が反転されたインバータＢ１８の出力とを切り替え
るためのスイッチＢである。
【００１０】２１はＤ端子が接地され、負論理のセット
端子とリセット端子を有するＤＦＦ 1 （Ｄフリップフロ
ップ）で、クロック端子にはスイッチＡ１９の出力信号
Ｃ1 が入力され、その立ち上がりで動作する。リセット
信号はＣＰＵ１４から入力され、ＬＯＷ信号によりリセ
ットされる。又、セット端子にはオアゲート２２の出力
信号Ｓが入力されている。オアゲート２２にはＣＰＵ１
４からのリセット信号と、スイッチＢ２０の出力信号Ｃ
2 とＤＦＦ1 ２１のＱ1 出力とが入力されて、リセット
がかかっていない状態で他の２信号がＬＯＷレベルの場
合出力信号ＳがＤＦＦ1 ２１のセット信号として入力さ
れる。
端子とリセット端子を有するＤＦＦ 1 （Ｄフリップフロ
ップ）で、クロック端子にはスイッチＡ１９の出力信号
Ｃ1 が入力され、その立ち上がりで動作する。リセット
信号はＣＰＵ１４から入力され、ＬＯＷ信号によりリセ
ットされる。又、セット端子にはオアゲート２２の出力
信号Ｓが入力されている。オアゲート２２にはＣＰＵ１
４からのリセット信号と、スイッチＢ２０の出力信号Ｃ
2 とＤＦＦ1 ２１のＱ1 出力とが入力されて、リセット
がかかっていない状態で他の２信号がＬＯＷレベルの場
合出力信号ＳがＤＦＦ1 ２１のセット信号として入力さ
れる。
【００１１】２３はスイッチＢ２０の出力信号を遅延さ
せる遅延素子である。２４はＤ2端子にＤＦＦ1２１の出
力信号が入力され、リセット端子に遅延素子２３の出力
信号が入力され、負論理のクロック端子にスイッチＢ２
０の出力信号が入力され、Ｑ2端子からトリガ信号が出
力されるＤＦＦ2である。
せる遅延素子である。２４はＤ2端子にＤＦＦ1２１の出
力信号が入力され、リセット端子に遅延素子２３の出力
信号が入力され、負論理のクロック端子にスイッチＢ２
０の出力信号が入力され、Ｑ2端子からトリガ信号が出
力されるＤＦＦ2である。
【００１２】次に、上記のように構成された実施例の動
作を図２のタイムチャートを参照して説明する。図にお
いて、（Ａ）はスイッチＡ１９、スイッチＢ２０の動接
点ｃがａ側に倒されている場合の図、（Ｂ）は上記スイ
ッチの動接点ｃがｂ側に倒されている場合の図である。
又、（イ）図は入力信号の波形図で、（Ａ）ではリファ
レンス電圧Ｌ1 ，Ｌ2 が設定されており、（Ｂ）ではリ
ファレンス電圧Ｌ3 ，Ｌ4 が設定されている。（ロ）図
はＣＰＵ１４から出力されるリセット信号で、このＬＯ
ＷレベルでＤＦＦ1 ２０はリセットされる。（ハ）図は
コンパレータＡ１２のスイッチＡ１９を経由した出力信
号Ｃ1 の図、（ニ）図はコンパレータＢ１３のスイッチ
Ｂ２０を経由した出力信号Ｃ2 の図である。（ホ）図は
信号Ｃ2 の遅延素子２３によって遅延された信号Ｒの
図、（ヘ）図はオアゲート２２の出力信号Ｓの図、
（ト）図はＤＦＦ1 ２１のＱ1 出力信号の図、（チ）図
はＤＦＦ 2 ２４のＱ2出力信号であるトリガの図であ
る。
作を図２のタイムチャートを参照して説明する。図にお
いて、（Ａ）はスイッチＡ１９、スイッチＢ２０の動接
点ｃがａ側に倒されている場合の図、（Ｂ）は上記スイ
ッチの動接点ｃがｂ側に倒されている場合の図である。
又、（イ）図は入力信号の波形図で、（Ａ）ではリファ
レンス電圧Ｌ1 ，Ｌ2 が設定されており、（Ｂ）ではリ
ファレンス電圧Ｌ3 ，Ｌ4 が設定されている。（ロ）図
はＣＰＵ１４から出力されるリセット信号で、このＬＯ
ＷレベルでＤＦＦ1 ２０はリセットされる。（ハ）図は
コンパレータＡ１２のスイッチＡ１９を経由した出力信
号Ｃ1 の図、（ニ）図はコンパレータＢ１３のスイッチ
Ｂ２０を経由した出力信号Ｃ2 の図である。（ホ）図は
信号Ｃ2 の遅延素子２３によって遅延された信号Ｒの
図、（ヘ）図はオアゲート２２の出力信号Ｓの図、
（ト）図はＤＦＦ1 ２１のＱ1 出力信号の図、（チ）図
はＤＦＦ 2 ２４のＱ2出力信号であるトリガの図であ
る。
【００１３】先ず、リファレンス電圧に対して入力信号
が超えた場合、即ち、入力信号波形の山になっている部
分でのトリガ発生方法について述べる。予めスイッチＡ
１９とスイッチＢ２０とをａ接点の方に倒しておく。Ｃ
ＰＵ１４からは図２に示すようにリファレンス電圧Ｌ1
とＬ2が設定されており、リファレンス電圧Ｌ1はＤＡ変
換器Ａ１５においてアナログ信号に変換されてコンパレ
ータＡ１２の“−”端子に入力されており、リファレン
ス電圧Ｌ2はＤＡ変換器Ｂ１６においてアナログ信号に
変換されてコンパレータＢ１３の“−”端子に入力され
ている。ここで、Ｌ1とＬ2の関係はＬ1＞Ｌ2となってい
る。又、ＣＰＵ１４から（ロ）図のリセット信号がＤＦ
Ｆ1２１のリセット端子に入力されて、ＤＦＦ1２１の出
力Ｑ1はＬＯＷになっている。次にリセット信号が図２
の（ロ）図に示すようにＨＩＧＨとなってリセットが解
除される。コンパレータＢ１３の出力Ｃ2がＬＯＷの場
合、オアゲート２２の出力ＳがＬＯＷとなって、ＤＦＦ
1２１にセットがかかり、Ｑ1出力はＨＩＧＨとなる。Ｑ
1出力がＨＩＧＨとなるとオアゲート２２の出力ＳはＨ
ＩＧＨとなる。この状態で入力信号がリファレンス電圧
Ｌ2を超えＬ1より高くなった時、コンパレータＡ１２の
出力Ｃ1が立ち上がり、この立ち上がりによりＤＦＦ1２
１はラッチされ、Ｑ1出力はＬＯＷとなる。次に入力信
号が下がり始め、リファレンス電圧Ｌ2のレベルより下
がった時点で、信号Ｃ2は（ニ）図に示すように立ち下
がり、ＤＦＦ2２４のクロックとして入力されるがＤＦ
Ｆ1２１のＱ1出力はＬＯＷなので、ＤＦＦ2２４の出力
は変化しない。又、信号Ｃ2が立ち下がり、ＤＦＦ1２１
のＱ1出力がＬＯＷなので、オアゲート２２の出力Ｓが
ＬＯＷになる。従って、Ｑ1信号は再びＨＩＧＨにな
り、（ヘ）図に示すようにＳ信号はＨＩＧＨに戻る。こ
の時点では信号Ｃ2が立ち下がらないため、ＤＦＦ2２４
は動作しない。このように入力信号がリファレンス電圧
Ｌ1，Ｌ2を共に超える場合にはＤＦＦ2２４の出力レベ
ルはＬＯＷのままでトリガは出力されない。
が超えた場合、即ち、入力信号波形の山になっている部
分でのトリガ発生方法について述べる。予めスイッチＡ
１９とスイッチＢ２０とをａ接点の方に倒しておく。Ｃ
ＰＵ１４からは図２に示すようにリファレンス電圧Ｌ1
とＬ2が設定されており、リファレンス電圧Ｌ1はＤＡ変
換器Ａ１５においてアナログ信号に変換されてコンパレ
ータＡ１２の“−”端子に入力されており、リファレン
ス電圧Ｌ2はＤＡ変換器Ｂ１６においてアナログ信号に
変換されてコンパレータＢ１３の“−”端子に入力され
ている。ここで、Ｌ1とＬ2の関係はＬ1＞Ｌ2となってい
る。又、ＣＰＵ１４から（ロ）図のリセット信号がＤＦ
Ｆ1２１のリセット端子に入力されて、ＤＦＦ1２１の出
力Ｑ1はＬＯＷになっている。次にリセット信号が図２
の（ロ）図に示すようにＨＩＧＨとなってリセットが解
除される。コンパレータＢ１３の出力Ｃ2がＬＯＷの場
合、オアゲート２２の出力ＳがＬＯＷとなって、ＤＦＦ
1２１にセットがかかり、Ｑ1出力はＨＩＧＨとなる。Ｑ
1出力がＨＩＧＨとなるとオアゲート２２の出力ＳはＨ
ＩＧＨとなる。この状態で入力信号がリファレンス電圧
Ｌ2を超えＬ1より高くなった時、コンパレータＡ１２の
出力Ｃ1が立ち上がり、この立ち上がりによりＤＦＦ1２
１はラッチされ、Ｑ1出力はＬＯＷとなる。次に入力信
号が下がり始め、リファレンス電圧Ｌ2のレベルより下
がった時点で、信号Ｃ2は（ニ）図に示すように立ち下
がり、ＤＦＦ2２４のクロックとして入力されるがＤＦ
Ｆ1２１のＱ1出力はＬＯＷなので、ＤＦＦ2２４の出力
は変化しない。又、信号Ｃ2が立ち下がり、ＤＦＦ1２１
のＱ1出力がＬＯＷなので、オアゲート２２の出力Ｓが
ＬＯＷになる。従って、Ｑ1信号は再びＨＩＧＨにな
り、（ヘ）図に示すようにＳ信号はＨＩＧＨに戻る。こ
の時点では信号Ｃ2が立ち下がらないため、ＤＦＦ2２４
は動作しない。このように入力信号がリファレンス電圧
Ｌ1，Ｌ2を共に超える場合にはＤＦＦ2２４の出力レベ
ルはＬＯＷのままでトリガは出力されない。
【００１４】次に、（イ）図の入力信号波形の右側にあ
る小さい変化の山において、リファレンス電圧Ｌ2 のみ
を超える場合、Ｃ1 が立ち上がらないため、ＤＦＦ1 ２
１はラッチせず、Ｑ1 出力はＨＩＧＨを保持している。
入力信号がＬ2 より下がった時点でコンパレータＢ１３
の出力Ｃ2 が立ち下がり、ＤＦＦ2 ２４のクロック信号
として入力されるため、ＤＦＦ2 ２４はＤ2 入力をラッ
チして、Ｑ2 端子からトリガが出力される。Ｃ2 信号は
遅延素子２３で遅延させられてＤＦＦ2 ２４のリセット
端子に入力されてＤＦＦ2 ２４をリセットする。この時
点で（チ）図に示すＱ2 信号即ちトリガ信号はＬＯＷと
なる。このトリガ信号のパルス幅は遅延素子２３の遅延
量により定まる。以上説明したようにリファレンス電圧
Ｌ1 ，Ｌ 2 にまたがった大きなレベル変動にはトリガ信
号は出力されず、小さなリファレンス電圧Ｌ2 だけを超
える小さな変動に対してトリガを発生する。
る小さい変化の山において、リファレンス電圧Ｌ2 のみ
を超える場合、Ｃ1 が立ち上がらないため、ＤＦＦ1 ２
１はラッチせず、Ｑ1 出力はＨＩＧＨを保持している。
入力信号がＬ2 より下がった時点でコンパレータＢ１３
の出力Ｃ2 が立ち下がり、ＤＦＦ2 ２４のクロック信号
として入力されるため、ＤＦＦ2 ２４はＤ2 入力をラッ
チして、Ｑ2 端子からトリガが出力される。Ｃ2 信号は
遅延素子２３で遅延させられてＤＦＦ2 ２４のリセット
端子に入力されてＤＦＦ2 ２４をリセットする。この時
点で（チ）図に示すＱ2 信号即ちトリガ信号はＬＯＷと
なる。このトリガ信号のパルス幅は遅延素子２３の遅延
量により定まる。以上説明したようにリファレンス電圧
Ｌ1 ，Ｌ 2 にまたがった大きなレベル変動にはトリガ信
号は出力されず、小さなリファレンス電圧Ｌ2 だけを超
える小さな変動に対してトリガを発生する。
【００１５】次に、設定されたリファレンス電圧よりも
入力信号のレベルが下がった場合、即ち波形の谷の部分
でトリガをかける方法について述べる。スイッチＡ１
９、スイッチＢ２０を予めｂ接点の方に倒しておき、コ
ンパレータＡ１２に入力するレファレンス電圧をＬ3 、
コンパレータＢ１３に入力するリファレンス電圧をＬ4
としてＣＰＵ１４から出力する。この場合、Ｌ3 ＜Ｌ4
とする。この状態で入力信号を入れると、コンパレータ
の出力信号Ｃ1 ，Ｃ2 はインバータＡ１７、インバータ
Ｂ１８により反転されているので、以後の動作は山の部
分を検出する上記の場合と全く同じ動作をする。即ち、
リファレンス電圧Ｌ3 ，Ｌ4にまたがる大きな谷の場合
にはトリガ出力されず、リファレンス電圧Ｌ4 のみを超
える小さなレベル変動の時にのみトリガが出力される。
入力信号のレベルが下がった場合、即ち波形の谷の部分
でトリガをかける方法について述べる。スイッチＡ１
９、スイッチＢ２０を予めｂ接点の方に倒しておき、コ
ンパレータＡ１２に入力するレファレンス電圧をＬ3 、
コンパレータＢ１３に入力するリファレンス電圧をＬ4
としてＣＰＵ１４から出力する。この場合、Ｌ3 ＜Ｌ4
とする。この状態で入力信号を入れると、コンパレータ
の出力信号Ｃ1 ，Ｃ2 はインバータＡ１７、インバータ
Ｂ１８により反転されているので、以後の動作は山の部
分を検出する上記の場合と全く同じ動作をする。即ち、
リファレンス電圧Ｌ3 ，Ｌ4にまたがる大きな谷の場合
にはトリガ出力されず、リファレンス電圧Ｌ4 のみを超
える小さなレベル変動の時にのみトリガが出力される。
【００１６】以上説明したように本実施例によれば、大
きなレベル変動と小さなレベル変動がある入力信号にお
いて、小さなレベル変動時にトリガを発生することが可
能になった。例えば、大きなレベル変動によってリンギ
ングを起している信号の減衰時を観測したい場合や、外
乱等によってノイズがクロック信号にのっている場合の
ノイズを捕らえたい時、又、データバスにおいてデータ
がぶつかって中途半端なレベルの信号が出ている場合の
検出時等に効果を発揮する。
きなレベル変動と小さなレベル変動がある入力信号にお
いて、小さなレベル変動時にトリガを発生することが可
能になった。例えば、大きなレベル変動によってリンギ
ングを起している信号の減衰時を観測したい場合や、外
乱等によってノイズがクロック信号にのっている場合の
ノイズを捕らえたい時、又、データバスにおいてデータ
がぶつかって中途半端なレベルの信号が出ている場合の
検出時等に効果を発揮する。
【００１７】
【発明の効果】以上詳細に説明したように本発明によれ
ば、大きなレベル変動と小さなレベル変動の複合入力信
号に対して、小さなレベル変動が起った時のみトリガ信
号を発生することができるようになり、実用上の効果は
大きい。
ば、大きなレベル変動と小さなレベル変動の複合入力信
号に対して、小さなレベル変動が起った時のみトリガ信
号を発生することができるようになり、実用上の効果は
大きい。
【図１】本発明の一実施例の装置のブロック図である。
【図２】図１の装置の動作のタイムチャートである。
【図３】入力信号波形とトリガレベルとの関係を示す図
である。
である。
１２ コンパレータＡ １３ コンパレータＢ １７ インバータＡ １８ インバータＢ １９ スイッチＡ ２０ スイッチＢ ２１ ＤＦＦ1 ２２ オアゲート ２３ 遅延素子 ２４ ＤＦＦ2
Claims (1)
- 【請求項１】 ２個のリファレンス電圧レベルを有し、
入力信号レベルが前記リファレンス電圧レベルを超えた
時に時間軸信号を発生するトリガ発生回路において、 “＋”端子に入力信号が入力され、“−”端子にリファ
レンス電圧が入力されて、入力信号がリファレンス電圧
よりも高い場合にＨＩＧＨレベルを出す第１のコンパレ
ータ（１２）と、 “＋”端子に入力信号が入力され、“−”端子に前記第
１のコンパレータ（１２）とは異なるレベルのリファレ
ンス電圧が入力されて、入力信号がリファレンス電圧よ
りも高い場合にＨＩＧＨレベルを出す第２のコンパレー
タ（１３）と、前記第１のコンパレータ（１２）の出力
に並列に設けられ、該出力を反転させる第１のインバー
タ（１７）と、 前記第２のコンパレータ（１３）の出力に並列に設けら
れ、該出力を反転させる第２のインバータ（１８）と、 前記第１のコンパレータ（１２）の出力と前記第１のイ
ンバータ（１７）の出力とを切り替える第１のスイッチ
（１９）と、 前記第２のコンパレータ（１３）の出力と前記第２のイ
ンバータ（１８）の出力とを切り替える第１のスイッチ
（１９）と連動する第２のスイッチ（２０）と、 Ｄ端子が接地され、前記第１のスイッチ（１９）の出力
がクロック端子に入力され、負論理動作のセット信号と
リセット信号の入力端子を有する第１のＤＦＦ（２１）
と、 第２のスイッチ（２０）の出力を遅延させる遅延素子
（２３）と、 前記第１のＤＦＦ（２１）のＱ出力がＤ端子に、前記第
２のスイッチ（２０）の出力が負論理のクロック端子
に、前記遅延素子（２３）の出力がリセット端子に入力
される第２のＤＦＦ（２４）と、 リセット信号の反転入力と、前記第２のスイッチ（２
０）の出力と、前記第１のＤＦＦ（２１）のＱ出力が入
力され、その出力が該第１のＤＦＦ（２１）のセット端
子に入力されるオアゲート（２２）とを具備することを
特徴とするトリガ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016596A JP3033206B2 (ja) | 1991-02-07 | 1991-02-07 | トリガ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016596A JP3033206B2 (ja) | 1991-02-07 | 1991-02-07 | トリガ発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052031A JPH052031A (ja) | 1993-01-08 |
| JP3033206B2 true JP3033206B2 (ja) | 2000-04-17 |
Family
ID=11920670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016596A Expired - Fee Related JP3033206B2 (ja) | 1991-02-07 | 1991-02-07 | トリガ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033206B2 (ja) |
-
1991
- 1991-02-07 JP JP3016596A patent/JP3033206B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052031A (ja) | 1993-01-08 |
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