JPS641745B2 - - Google Patents
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- JPS641745B2 JPS641745B2 JP15716184A JP15716184A JPS641745B2 JP S641745 B2 JPS641745 B2 JP S641745B2 JP 15716184 A JP15716184 A JP 15716184A JP 15716184 A JP15716184 A JP 15716184A JP S641745 B2 JPS641745 B2 JP S641745B2
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- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、水平ラスタ走査によるアナログ波形
表示を行うブラウン管と、バツフアメモリからそ
の垂直走査ごとにブラウン管の縦方向振幅に相当
する表示データを転送される表示用メモリとを備
え、このメモリに対して管面で垂直方向にシフト
しつつ水平ラスタ走査を行うごとに全アドレスの
読出しを行い、各アドレスの表示データと水平ラ
スタとの交差位置にドツト表示を行うようになつ
た水平ラスタ走査式ブラウン管波形表示装置に関
するものである。
表示を行うブラウン管と、バツフアメモリからそ
の垂直走査ごとにブラウン管の縦方向振幅に相当
する表示データを転送される表示用メモリとを備
え、このメモリに対して管面で垂直方向にシフト
しつつ水平ラスタ走査を行うごとに全アドレスの
読出しを行い、各アドレスの表示データと水平ラ
スタとの交差位置にドツト表示を行うようになつ
た水平ラスタ走査式ブラウン管波形表示装置に関
するものである。
この種の装置では管面に表示されるドツト数が
少ない場合にはアナログ波形が階段状に表示され
ることがあり、その数は多い方が望ましいが、使
用するブラウン管回路素子、表示用メモリの応答
速度等により制約を受ける。このため、表示用メ
モリから読出したデータをアナログ信号に変換
し、スムージングした後にアナログのコンパレー
タを通してドツト表示する方法が周知であるが、
スパイク状の波形ではデータのサンプリングにピ
ークをとらえてもスムージングによりその振幅が
小さく表示される。その外、隣りのアドレスとの
表示データ間にドツトを補間するように各アドレ
スについて複数のドツト表示を行なう方法も周知
であるが、各アドレス間の途中位置にはドツト表
示が行われないために、元のアナログ波形に対応
した滑らかな補間を行なうには限界があつた。
少ない場合にはアナログ波形が階段状に表示され
ることがあり、その数は多い方が望ましいが、使
用するブラウン管回路素子、表示用メモリの応答
速度等により制約を受ける。このため、表示用メ
モリから読出したデータをアナログ信号に変換
し、スムージングした後にアナログのコンパレー
タを通してドツト表示する方法が周知であるが、
スパイク状の波形ではデータのサンプリングにピ
ークをとらえてもスムージングによりその振幅が
小さく表示される。その外、隣りのアドレスとの
表示データ間にドツトを補間するように各アドレ
スについて複数のドツト表示を行なう方法も周知
であるが、各アドレス間の途中位置にはドツト表
示が行われないために、元のアナログ波形に対応
した滑らかな補間を行なうには限界があつた。
よつて本発明は、アドレス間の途中位置でドツ
ト補間を行い波形の再現性を改善し得る水平ラス
タ走査式ブラウン管波形表示装置を提供すること
を目的とする。
ト補間を行い波形の再現性を改善し得る水平ラス
タ走査式ブラウン管波形表示装置を提供すること
を目的とする。
本発明は、この目的を達成するために冒頭の波
形表示装置を第１図ａに示すように、水平ラスタ
走査により波形表示を行うブラウン管１と、デイ
ジタル化されたアナログ入力波形信号をストアす
るバツフアメモリ２と、このメモリからデータを
転送される表示用メモリ３と、このメモリの全ア
ドレス数に対応した数のクロツクパルスの入力ご
とに水平同期パルスを発生する回路４ｂ及び所定
数の水平同期パルスの発生ごとに垂直同期パルス
を発生する回路４ａを含み、水平ラスタ走査ごと
に全アドレスの読出しを行わせ、かつ垂直走査ご
とに前記転送を行わせる制御回路４と、水平同期
パルスを計数し、かつ垂直走査ごとにリセツトさ
れるカウンタ５と、表示用メモリ３に対して読出
しを行うことにより順に発生されるアドレスＮの
表示データを逐次保持する第１のラツチ回路６
と、１アドレス前のアドレスＮ−１の表示データ
を保持する第２のラツチ回路７と、これらの第１
及び第２のラツチ回路の出力表示データ間をＺ分
割するためにアドレスＮからＮ−１の表示データ
に向うＺ−１個の分割点をD1，D2……DZ-1をそ
れぞれ計算するＺ−１個の分割点計算回路８1〜
８Z-1と、各水平ラスタ走査ごとにカウンタ５の
計数値ｎとラツチ回路６，７の出力表示データと
をそれぞれ比較するコンパレータ９と、このコン
パレータの出力データを入力としてアドレスＮ及
びＮ−１の表示データ間に相当する計数値ｎが発
生するごとにドツト表示信号を発生し、この信号
のうちアドレスＮの表示データに一致したときの
ドツト表示信号を相対的に時間Ｔだけ他のドツト
表示信号から遅延させるドツト表示信号発生回路
１０と、計数値ｎと各分割点とをそれぞれ比較す
るＺ−１個のコンパレータ１１1〜１１Z-1と、こ
れらのコンパレータの出力データ及びコンパレー
タ９の出力データをそれぞれ入力として計数値ｎ
が所属の分割点に対してアドレスＮの表示データ
側に在るか否かを判断するＺ−１個の計数値判断
回路１２1〜１２Z-1と、前記ドツト表示信号を
Ｔ／Ｚずつ遅延時間の大きくなる遅延時間を有す
るＺ−１個から成り、かつ分割点DZ-1……D2，
D1に対応する遅延回路１３1〜１３Z-1を備え、計
数値判断回路の出力データを入力として計数値ｎ
をアドレスＮの表示データ側に位置させる分割点
D1，D2……DZ-1のうち最も前記表示データに近
い分割点に対応する遅延回路を通して又はかかる
分割点の存在しない場合には前記遅延回路を経由
せずにドツト表示信号を出力するドツト表示信号
出力回路１３とより構成した。
形表示装置を第１図ａに示すように、水平ラスタ
走査により波形表示を行うブラウン管１と、デイ
ジタル化されたアナログ入力波形信号をストアす
るバツフアメモリ２と、このメモリからデータを
転送される表示用メモリ３と、このメモリの全ア
ドレス数に対応した数のクロツクパルスの入力ご
とに水平同期パルスを発生する回路４ｂ及び所定
数の水平同期パルスの発生ごとに垂直同期パルス
を発生する回路４ａを含み、水平ラスタ走査ごと
に全アドレスの読出しを行わせ、かつ垂直走査ご
とに前記転送を行わせる制御回路４と、水平同期
パルスを計数し、かつ垂直走査ごとにリセツトさ
れるカウンタ５と、表示用メモリ３に対して読出
しを行うことにより順に発生されるアドレスＮの
表示データを逐次保持する第１のラツチ回路６
と、１アドレス前のアドレスＮ−１の表示データ
を保持する第２のラツチ回路７と、これらの第１
及び第２のラツチ回路の出力表示データ間をＺ分
割するためにアドレスＮからＮ−１の表示データ
に向うＺ−１個の分割点をD1，D2……DZ-1をそ
れぞれ計算するＺ−１個の分割点計算回路８1〜
８Z-1と、各水平ラスタ走査ごとにカウンタ５の
計数値ｎとラツチ回路６，７の出力表示データと
をそれぞれ比較するコンパレータ９と、このコン
パレータの出力データを入力としてアドレスＮ及
びＮ−１の表示データ間に相当する計数値ｎが発
生するごとにドツト表示信号を発生し、この信号
のうちアドレスＮの表示データに一致したときの
ドツト表示信号を相対的に時間Ｔだけ他のドツト
表示信号から遅延させるドツト表示信号発生回路
１０と、計数値ｎと各分割点とをそれぞれ比較す
るＺ−１個のコンパレータ１１1〜１１Z-1と、こ
れらのコンパレータの出力データ及びコンパレー
タ９の出力データをそれぞれ入力として計数値ｎ
が所属の分割点に対してアドレスＮの表示データ
側に在るか否かを判断するＺ−１個の計数値判断
回路１２1〜１２Z-1と、前記ドツト表示信号を
Ｔ／Ｚずつ遅延時間の大きくなる遅延時間を有す
るＺ−１個から成り、かつ分割点DZ-1……D2，
D1に対応する遅延回路１３1〜１３Z-1を備え、計
数値判断回路の出力データを入力として計数値ｎ
をアドレスＮの表示データ側に位置させる分割点
D1，D2……DZ-1のうち最も前記表示データに近
い分割点に対応する遅延回路を通して又はかかる
分割点の存在しない場合には前記遅延回路を経由
せずにドツト表示信号を出力するドツト表示信号
出力回路１３とより構成した。
第１図ｂを参照して説明する。
垂直走査ごとにバツフアメモリ２から表示用メ
モリ３へ転送されてきた表示用データは、ブラウ
ン管１の一方のブラウン管端面から他方の端面へ
向かう各水平ラスタ走査に同期して読出される。
したがつて第１及び第２のラツチ回路６，７には
逐次アドレスＮ及びＮ−１の表示データが更新さ
れつつラツチされる。またカウンタ５は垂直走査
ごとにリセツトされて、水平ラスタ走査線の数ｎ
を計数する。コンパレータ９はアドレスＮ，Ｎ−
１の表示データとカウンタ５の計数値ｎとを比較
し、これらの表示データ間のデータ値に相当する
計数値ｎが発生するごとにコンパレータ出力デー
タＢ，Ｃ，Ｄ，……Ｘを発生すると共にアドレス
Ｎの表示データに一致する計数値ｎが入力した場
合にはそれを意味するコンパレータ出力データＡ
（表示データ）を発生する。ドツト表示信号発生
回路１０は、この一致する計数値ｎの発生時には
一致しない計数値ｎの発生時のものＢ，Ｃ，Ｄ，
……Ｘに対して相対的に所定時間Ｔだけ遅延した
ドツト表示信号Adを発生する。第１図ｂでは全
てのドツト表示信号が個有の遅延時間ｔを伴うも
のとして示す。この間分割点計算回路８1，８2…
…８Z-1は分割点D1，D2……DZ-1を計算し、コン
パレータ１１1，１１2……１１Z-1は所属の分割
点データと計数値ｎとを比較して、分割点に対す
る計数値ｎの大小を表わすデータを出力する。計
数値判断回路１２1，１２2，……１２Z-1は、コ
ンパレータ９及び所属のコンパレータ１１1，１
１2，……１１Z-1の出力データをそれぞれ入力と
して、それぞれの分割点とアドレスＮの表示デー
タＡ間にコンパレータ出力データＢ，Ｃ，Ｄ……
Ｘが在るか否かを判断する。遅延回路１３は、コ
ンパレータ出力データＢ，Ｃ，Ｄ……Ｘをアドレ
スＮの表示データＡとの間に位置させる分割点の
うち最も表示データＡに近い分割点を判断してド
ツト表示信号を対応する遅延回路１３1又は１３2
……又は１３Z-1を経由させて出力させる。即ち
水平ラスタ走査線H1が発生すると、その計数値
ｎはアドレスＮの表示データＡと一致するために
そのドツト表示信号Adは相対的に時間Ｔ（絶対的
にはＴ＋ｔ）だけ遅延して出力される。水平ラス
タ走査線H2のコンパレータ出力データＢは、全
ての分割点に対して表示データＡ側に在るがこれ
に一番近いのは分割点D1であり、対応する遅延
回路１３1が選択されて（Ｚ−１）／Ｚ・Ｔ＋ｔ
だけ遅延されてドツト表示信号Bdとして出力さ
れる。同様にコンパレータ出力データＣ，Ｄにつ
いては（Ｚ−２）／Ｚ・Ｔ＋ｔ，（Ｚ−３）／
Ｚ・Ｔ＋ｔだけ遅延して出力される。コンパレー
タ出力データＸについてはこれを表示データＡ側
に位置させる分割点が存在しないために遅延回路
１３1〜１３Z-1を経由することなく、個有の遅延
時間ｔのみを伴つてドツト表示信号Xdとなる。
モリ３へ転送されてきた表示用データは、ブラウ
ン管１の一方のブラウン管端面から他方の端面へ
向かう各水平ラスタ走査に同期して読出される。
したがつて第１及び第２のラツチ回路６，７には
逐次アドレスＮ及びＮ−１の表示データが更新さ
れつつラツチされる。またカウンタ５は垂直走査
ごとにリセツトされて、水平ラスタ走査線の数ｎ
を計数する。コンパレータ９はアドレスＮ，Ｎ−
１の表示データとカウンタ５の計数値ｎとを比較
し、これらの表示データ間のデータ値に相当する
計数値ｎが発生するごとにコンパレータ出力デー
タＢ，Ｃ，Ｄ，……Ｘを発生すると共にアドレス
Ｎの表示データに一致する計数値ｎが入力した場
合にはそれを意味するコンパレータ出力データＡ
（表示データ）を発生する。ドツト表示信号発生
回路１０は、この一致する計数値ｎの発生時には
一致しない計数値ｎの発生時のものＢ，Ｃ，Ｄ，
……Ｘに対して相対的に所定時間Ｔだけ遅延した
ドツト表示信号Adを発生する。第１図ｂでは全
てのドツト表示信号が個有の遅延時間ｔを伴うも
のとして示す。この間分割点計算回路８1，８2…
…８Z-1は分割点D1，D2……DZ-1を計算し、コン
パレータ１１1，１１2……１１Z-1は所属の分割
点データと計数値ｎとを比較して、分割点に対す
る計数値ｎの大小を表わすデータを出力する。計
数値判断回路１２1，１２2，……１２Z-1は、コ
ンパレータ９及び所属のコンパレータ１１1，１
１2，……１１Z-1の出力データをそれぞれ入力と
して、それぞれの分割点とアドレスＮの表示デー
タＡ間にコンパレータ出力データＢ，Ｃ，Ｄ……
Ｘが在るか否かを判断する。遅延回路１３は、コ
ンパレータ出力データＢ，Ｃ，Ｄ……Ｘをアドレ
スＮの表示データＡとの間に位置させる分割点の
うち最も表示データＡに近い分割点を判断してド
ツト表示信号を対応する遅延回路１３1又は１３2
……又は１３Z-1を経由させて出力させる。即ち
水平ラスタ走査線H1が発生すると、その計数値
ｎはアドレスＮの表示データＡと一致するために
そのドツト表示信号Adは相対的に時間Ｔ（絶対的
にはＴ＋ｔ）だけ遅延して出力される。水平ラス
タ走査線H2のコンパレータ出力データＢは、全
ての分割点に対して表示データＡ側に在るがこれ
に一番近いのは分割点D1であり、対応する遅延
回路１３1が選択されて（Ｚ−１）／Ｚ・Ｔ＋ｔ
だけ遅延されてドツト表示信号Bdとして出力さ
れる。同様にコンパレータ出力データＣ，Ｄにつ
いては（Ｚ−２）／Ｚ・Ｔ＋ｔ，（Ｚ−３）／
Ｚ・Ｔ＋ｔだけ遅延して出力される。コンパレー
タ出力データＸについてはこれを表示データＡ側
に位置させる分割点が存在しないために遅延回路
１３1〜１３Z-1を経由することなく、個有の遅延
時間ｔのみを伴つてドツト表示信号Xdとなる。
第２図ａは、アドレスＮ及びＮ−１の表示デー
タ間を２分割して傾斜的に補間し、アドレスＮの
表示データに一致するドツト表示信号を丁度水平
ラスタ走査の１アドレスロツク時間Ｔだけ遅延さ
せる場合の実施例を示す。同図において第１図ａ
におけるものと同一符号は、同一部分を示す。そ
してコンパレータ１９ａ及び１９ｂはコンパレー
タ９に機能的に対応し、それぞれ下の論理判断結
果に基くデータ出力ａ，ｂ及びｃ，ｄ，ｅを出力
する。
タ間を２分割して傾斜的に補間し、アドレスＮの
表示データに一致するドツト表示信号を丁度水平
ラスタ走査の１アドレスロツク時間Ｔだけ遅延さ
せる場合の実施例を示す。同図において第１図ａ
におけるものと同一符号は、同一部分を示す。そ
してコンパレータ１９ａ及び１９ｂはコンパレー
タ９に機能的に対応し、それぞれ下の論理判断結
果に基くデータ出力ａ，ｂ及びｃ，ｄ，ｅを出力
する。
ａ：ｎ＞Ｎのとき“１”
ｂ：ｎ＜Ｎのとき“１”
ｃ：ｎ＞Ｎ−１のとき“１”
ｄ：ｎ＜Ｎ−１のとき“１”
ｅ：ｎ＝Ｎ−１のとき“１”
ここで、Ｎ：アドレスＮの表示データ。
ｎ：計数値ｎ
分割点計算回路１８はアドレスＮ及びＮ−１の
表示データの1/2点を計算する。ドツト表示信号
発生回路２０は次の論理演算結果Ｙをドツト表示
信号として出力する。
表示データの1/2点を計算する。ドツト表示信号
発生回路２０は次の論理演算結果Ｙをドツト表示
信号として出力する。
Ｙ＝ad＋bc＋ｅ
コンパレータ２１は次の比較結果に基ずくデー
タ出力ｆを出力する。
タ出力ｆを出力する。
ｆ：ｎ＞｛Ｎ＋（Ｎ−１）｝／２のとき“１”。
排他論理和回路２２はデータ出力ｂ，ｆを入力
として計数値判断回路１２の機能を果す。
として計数値判断回路１２の機能を果す。
ドツト表示信号出力回路２３は、Ｔ／２（Ｔ：
前述の如く水平ラスタ走査クロツク間隔）の遅延
回路２３ａと、排他論理和回路２２の出力データ
ｇが“０”のときドツト表示信号となる出力デー
タＹを遅延回路２３ａ側へ供給するスイツチ２３
ｂと、Ｔ／２遅延又は遅延しない出力データＹを
ドツト表示信号ｈとして出力させるオアゲート２
３ｃとより構成されている。
前述の如く水平ラスタ走査クロツク間隔）の遅延
回路２３ａと、排他論理和回路２２の出力データ
ｇが“０”のときドツト表示信号となる出力デー
タＹを遅延回路２３ａ側へ供給するスイツチ２３
ｂと、Ｔ／２遅延又は遅延しない出力データＹを
ドツト表示信号ｈとして出力させるオアゲート２
３ｃとより構成されている。
動作は次の通りである。
第２図ｂはアナログ入力信号が三角波である場
合の各部回路波形及びドツト表示信号を示す。例
えば水平ラスタＨと一致する２番地の表示データ
Ａは１アドレスクロツク間隔Ｔだけ遅延して同じ
時間幅Ｔのドツト表示信号Adとなる。水平ラス
タＨによる２番地のコンパレータ出力データＢは
１／２分割点（コンパレータ出力データＣと一致）
の表示データＡ側に在るためにＴ／２だけ遅延し
てドツト表示信号Bdとなり、５番地のコンパレ
ータ出力データＤは1/2分割の表示データＡ側と
反対側に在るためにそのままドツト表示信号とな
る。水平ラスタＨと一致する２番地及び５番地の
１／２分割点のコンパレータ出力データＣは立上が
り領域である２番地ではＴ／２遅延してドツト表
示信号Cdとして、立下り領域である５番地では
遅延せずにドツト表示信号となる。水平ラスタＨ
に対しては２番地のコンパレータ出力データＤは
１／２分割点のアドレス表示データＡと反対側に在
るために遅延せず、５番地ではアドレス表示デー
タＡ側に在るために1/2遅延したドツト表示信号
Bdとなる。
合の各部回路波形及びドツト表示信号を示す。例
えば水平ラスタＨと一致する２番地の表示データ
Ａは１アドレスクロツク間隔Ｔだけ遅延して同じ
時間幅Ｔのドツト表示信号Adとなる。水平ラス
タＨによる２番地のコンパレータ出力データＢは
１／２分割点（コンパレータ出力データＣと一致）
の表示データＡ側に在るためにＴ／２だけ遅延し
てドツト表示信号Bdとなり、５番地のコンパレ
ータ出力データＤは1/2分割の表示データＡ側と
反対側に在るためにそのままドツト表示信号とな
る。水平ラスタＨと一致する２番地及び５番地の
１／２分割点のコンパレータ出力データＣは立上が
り領域である２番地ではＴ／２遅延してドツト表
示信号Cdとして、立下り領域である５番地では
遅延せずにドツト表示信号となる。水平ラスタＨ
に対しては２番地のコンパレータ出力データＤは
１／２分割点のアドレス表示データＡと反対側に在
るために遅延せず、５番地ではアドレス表示デー
タＡ側に在るために1/2遅延したドツト表示信号
Bdとなる。
第２図ｃはアナログ入力波形が矩形波の場合で
ある。１番地において表示データＡはＴだけ、分
割点Ｄを含めてその表示データＡ側のドツト表示
データはＴ／２だけ遅延している。また分割点Ｄ
の反表示データ側では遅延していない。波形頂部
では２番地及び３番地にも表示データが在るため
に連続したドツト表示信号が生じる。４番地では
分割点Ｄを含めて反表示データ側では遅延せず、
表示データＡ側ではＴ／２遅延している。
ある。１番地において表示データＡはＴだけ、分
割点Ｄを含めてその表示データＡ側のドツト表示
データはＴ／２だけ遅延している。また分割点Ｄ
の反表示データ側では遅延していない。波形頂部
では２番地及び３番地にも表示データが在るため
に連続したドツト表示信号が生じる。４番地では
分割点Ｄを含めて反表示データ側では遅延せず、
表示データＡ側ではＴ／２遅延している。
尚、波形表示をより滑らかにするために、第２
図の実施例に即して分割点を増加させる場合、分
割点計算回路１８、コンパレータ２１、排他論理
和回路２、遅延回路２３ａを分割点の数だけ並置
し、ドツト表示信号出力回路２３は、ｇ＝０にな
る排他論理和回路２２の個数を計算することによ
りその計数値に対応した所要の遅延時間の遅延回
路２３ａを選択するように構成する。
図の実施例に即して分割点を増加させる場合、分
割点計算回路１８、コンパレータ２１、排他論理
和回路２、遅延回路２３ａを分割点の数だけ並置
し、ドツト表示信号出力回路２３は、ｇ＝０にな
る排他論理和回路２２の個数を計算することによ
りその計数値に対応した所要の遅延時間の遅延回
路２３ａを選択するように構成する。
以上、本発明によれば表示用メモリの水平ラス
タ走査に同期して読出されるアドレスＮ−１及び
Ｎの表示データ間に現われるドツト表示信号を、
アドレスＮ−１のドツト表示位置から水平走査ク
ロツク間隔Ｔだけ遅延するアドレスＮのドツト表
示位置間において遅延回路を通して途中位置に表
示させることにより、次のアドレス表示位置間で
もドツト表示が可能になる。これにより、アドレ
スＮ−１のドツト表示位置から傾斜してアドレス
Ｎのドツト表示位置に向かう原波形に即した滑ら
かな波形表示ができる。また、全てデイジタル信
号で処理しているためにスパイク状の波形であつ
ても振幅が損なわれることはない。
タ走査に同期して読出されるアドレスＮ−１及び
Ｎの表示データ間に現われるドツト表示信号を、
アドレスＮ−１のドツト表示位置から水平走査ク
ロツク間隔Ｔだけ遅延するアドレスＮのドツト表
示位置間において遅延回路を通して途中位置に表
示させることにより、次のアドレス表示位置間で
もドツト表示が可能になる。これにより、アドレ
スＮ−１のドツト表示位置から傾斜してアドレス
Ｎのドツト表示位置に向かう原波形に即した滑ら
かな波形表示ができる。また、全てデイジタル信
号で処理しているためにスパイク状の波形であつ
ても振幅が損なわれることはない。
第１図ａは本発明の基本原理による回路構成及
び第１図ｂはその動作説明図、第２図ａは本発明
の実施例による回路構成、第２図ｂ及びｃはその
動作説明図である。
び第１図ｂはその動作説明図、第２図ａは本発明
の実施例による回路構成、第２図ｂ及びｃはその
動作説明図である。
Claims (1)
- １ 水平及び垂直同期パルスを供給されて水平ラ
スタ走査により波形表示を行うブラウン管と、デ
イジタル化されたアナログ入力信号をストアする
バツフアメモリと、このメモリからデータを転送
される表示用メモリと、このメモリの全アドレス
数に対応した数のクロツクパルスの入力ごとに前
記水平同期パルスを発生する水平同期パルス発生
回路及び所定数の水平同期パルスの発生ごとに前
記垂直同期パルスを発生する垂直同期パルス発生
回路を含み、前記水平ラスタ走査ごとに前記表示
用メモリの全アドレスの読出しを行わせ、かつ垂
直走査ごとに前記転送を行わせる制御回路と、前
記水平同期パルスを計数し、かつ垂直走査ごとに
リセツトされるカウンタと、前記表示用メモリに
対して前記読出しを行うことにより順に発生され
るアドレスＮの表示データを逐次保持する第１の
ラツチ回路と、１アドレス前のアドレスＮ−１の
表示データを保持する第２のラツチ回路と、前記
第１及び第２のラツチ回路の出力表示データ間を
Ｚ分割するためにアドレスＮからＮ−１の表示デ
ータに向かうＺ−１個の分割点をD1，D2……
DZ-1をそれぞれ計算するＺ−１個の分割点計算
回路と、各水平ラスタ走査ごとに前記カウンタの
計数値ｎと第１及び第２のラツチ回路の出力表示
データとをそれぞれ比較するコンパレータと、こ
のコンパレータの出力データを入力としてアドレ
スＮ及びＮ−１の表示データ間に相当する計数値
ｎが発生するごとにドツト表示信号を発生し、こ
の信号のうちアドレスＮの表示データに一致した
ときのドツト表示信号は相対的に時間Ｔ（Ｔ：前
記クロツクパルス間隔）だけ他のドツト表示信号
から遅延させるドツト表示信号発生回路と、計数
値ｎと前記各分割点とをそれぞれ比較するＺ−１
個のコンパレータと、これらのコンパレータの出
力データ及び前記ラツチ回路に後続する前記コン
パレータの出力データをそれぞれ入力として計数
値ｎが所属の分割点に対してアドレスＮの表示デ
ータ側に在るか否かを判断するＺ−１個の計数値
判断回路と、前記ドツト表示信号をＴ／Ｚづつ遅
延時間の大きくなる遅延時間を有するＺ−１個か
ら成り、かつ分割点DZ-1……D2，D1に対応する
遅延回路を備え、前記Ｚ−１個の計数値判断回路
の出力データを入力として計数値ｎをアドレスＮ
の表示データ側に位置させる分割点D1，D2，…
…DZ-1のうち最も前記表示データに近い前記分
割点に対応する前記遅延回路を通して又はかかる
分割点の存在しない場合には前記遅延回路を経由
せずに前記ドツト表示信号を出力するドツト表示
信号出力回路とを備えて成り、このドツト表示信
号が前記ブラウン管に供給されることを特徴とす
る水平ラスタ走査式ブラウン管波形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15716184A JPS6138466A (ja) | 1984-07-30 | 1984-07-30 | 水平ラスタ走査式ブラウン管波形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15716184A JPS6138466A (ja) | 1984-07-30 | 1984-07-30 | 水平ラスタ走査式ブラウン管波形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6138466A JPS6138466A (ja) | 1986-02-24 |
| JPS641745B2 true JPS641745B2 (ja) | 1989-01-12 |
Family
ID=15643515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15716184A Granted JPS6138466A (ja) | 1984-07-30 | 1984-07-30 | 水平ラスタ走査式ブラウン管波形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6138466A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774810B2 (ja) * | 1988-10-27 | 1995-08-09 | 横河電機株式会社 | 波形表示装置 |
| NZ233184A (en) * | 1989-04-10 | 1991-10-25 | Kyowa Hakko Kogyo Kk | Preservative compositions for plants, fruits and vegetables comprising an olefin, pyridyl urea, epoxy compound, dipicolinic acid or an sh-reagent |
| US5171351A (en) * | 1989-04-10 | 1992-12-15 | Kyowa Hakko Kogyo Co. | Preservative for plants comprising epoxy compounds |
-
1984
- 1984-07-30 JP JP15716184A patent/JPS6138466A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6138466A (ja) | 1986-02-24 |
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