JP3036148B2 - 補間アナログ・ディジタル変換器 - Google Patents
補間アナログ・ディジタル変換器Info
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- JP3036148B2 JP3036148B2 JP3232412A JP23241291A JP3036148B2 JP 3036148 B2 JP3036148 B2 JP 3036148B2 JP 3232412 A JP3232412 A JP 3232412A JP 23241291 A JP23241291 A JP 23241291A JP 3036148 B2 JP3036148 B2 JP 3036148B2
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/141—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit in which at least one step is of the folding type; Folding stages therefore
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高速アナログ・ディジ
タル変換器に関し、特に補間型のアナログ・ディジタル
変換器に関する。
タル変換器に関し、特に補間型のアナログ・ディジタル
変換器に関する。
【０００２】
【従来の技術】図１はＮビット補間アナログ・ディジタ
ル変換器の概要構造を極めて簡単に示す。
ル変換器の概要構造を極めて簡単に示す。
【０００３】入力アナログ値Ｖe は、ｐ入力の比較器Ｃ
1・・・Ｃi・・・Ｃp により例えば階段抵抗ブリッジｒi から
供給される基準電圧と比較される。比較器Ｃi の出力電
圧ｓi はｒグループ、即ち比較器Ｃi の出力電圧SiはSi
-r、Si-2r・・・・ 、及びSi+r、Si+2r・・・と、同様に比較器
Ｃi+1 の出力電圧Si+1はSi+1+r、Si+1+2r 、・・・ 、及び
Si+1-r、Si+1-2r・・・とに組み合わされて、組み合わせ出
力S1・・・・ Sr を得る。各ｒ組み合わせ出力S1・・・・ Sr
は、図２との関係により説明されることになる折り返し
に起因しており、ｒ補間回路Ｉ1 に印加される。各ｒ補
間回路Ｉ1 は、各連続的な２つの比較器Ｃi に印加され
た基準電圧間のｑ＋１による割算に対応したｑ＋１電圧
サブ・インターバルにおいて補間を達成する。比較器Ｃ
i の出力電圧S i 及び補間回路出力Ｉ1 −Ｉr は、記憶
及び符号化回路１０に印加され、入力アナログ信号の振
幅に対応したディジタル値を出力導体に供給する。この
ような変換器は例えばＩＳＳＣＣ８７、第９４頁〜第９
５頁にバン・デ・グリフト（Van deGrift ）ほかによる
「折り返し及び補間法による８ビット５０MHz ビデオＡ
ＤＣ(An 8bit 50MHz Video ADC with folding and inte
rpolation techniques) 」に説明されている。
1・・・Ｃi・・・Ｃp により例えば階段抵抗ブリッジｒi から
供給される基準電圧と比較される。比較器Ｃi の出力電
圧ｓi はｒグループ、即ち比較器Ｃi の出力電圧SiはSi
-r、Si-2r・・・・ 、及びSi+r、Si+2r・・・と、同様に比較器
Ｃi+1 の出力電圧Si+1はSi+1+r、Si+1+2r 、・・・ 、及び
Si+1-r、Si+1-2r・・・とに組み合わされて、組み合わせ出
力S1・・・・ Sr を得る。各ｒ組み合わせ出力S1・・・・ Sr
は、図２との関係により説明されることになる折り返し
に起因しており、ｒ補間回路Ｉ1 に印加される。各ｒ補
間回路Ｉ1 は、各連続的な２つの比較器Ｃi に印加され
た基準電圧間のｑ＋１による割算に対応したｑ＋１電圧
サブ・インターバルにおいて補間を達成する。比較器Ｃ
i の出力電圧S i 及び補間回路出力Ｉ1 −Ｉr は、記憶
及び符号化回路１０に印加され、入力アナログ信号の振
幅に対応したディジタル値を出力導体に供給する。この
ような変換器は例えばＩＳＳＣＣ８７、第９４頁〜第９
５頁にバン・デ・グリフト（Van deGrift ）ほかによる
「折り返し及び補間法による８ビット５０MHz ビデオＡ
ＤＣ(An 8bit 50MHz Video ADC with folding and inte
rpolation techniques) 」に説明されている。
【０００４】Ｎビットのアナログ・ディジタル変換器
は、２N に等しい代わりに、比較器の総数を減少させる
ことにより、２N ＝ｐ（ｑ＋１）がｐ（入力比較器）＋
ｒ（ｑ＋１）（補間比較器）に等しくなるように、ｐ入
力比較器及びｑ補間器により達成さる。ｒは全般的かつ
相対的に小さいので、アナログ・ディジタル変換器の数
Ｎが、例えば８より大きくなると、入力比較器の数を実
質的に減少させることになる。このような入力比較器の
数の減少は、ｒ補間回路に必要とする付加的な比較器の
数を十分に優越する。
は、２N に等しい代わりに、比較器の総数を減少させる
ことにより、２N ＝ｐ（ｑ＋１）がｐ（入力比較器）＋
ｒ（ｑ＋１）（補間比較器）に等しくなるように、ｐ入
力比較器及びｑ補間器により達成さる。ｒは全般的かつ
相対的に小さいので、アナログ・ディジタル変換器の数
Ｎが、例えば８より大きくなると、入力比較器の数を実
質的に減少させることになる。このような入力比較器の
数の減少は、ｒ補間回路に必要とする付加的な比較器の
数を十分に優越する。
【０００５】図２はｒグループの比較器中で同一グルー
プの連続的な比較器について従来例の組合わせを示す。
ｒは４に等しいと仮定する。また、図２は連続的な比較
器Ｃ1 、Ｃ5 、Ｃ9 、Ｃ13・・・・を示す。この例では、各
比較器Ｃ1 、Ｃ5 、Ｃ9 、Ｃ13が２つのＮＰＮトランジ
スタからなり、それらのエミッタは相互接続され、かつ
電流源Ｉ1 を介して接地されている。第１のトランジス
タのベースには入力電圧が印加され、第２のトランジス
タのベースはこの比較器に対応する基準電圧を入力して
いる。各比較器Ｃ1 、Ｃ5 、Ｃ9 、Ｃ13の第１のトラン
ジスタ（Ｔ11、Ｔ51、Ｔ91、Ｔ131 ）のコレクタは、抵
抗Ｒを介して正電源の端子に接続され、このコレクタの
信号はＮＰＮトランジスタ（Ｔ1 、Ｔ5 、Ｔ9 、Ｔ13・・
・・）によりコピーされ、そのコレクタは正電源に接続さ
れ、そのエミッタは出力端子Ｓ1 を形成している。実
際、図２は電流源Ｉ2 を介して接地されている２つの出
力線Ｓ1a及びＳ1bを示し、各電流源Ｉ2 は１つ置きにト
ランジスタに接続されているので、準コンプリメンタリ
信号が出力線Ｓ1a及びＳ1b上に得られる。各比較器の第
２のトランジスタ（Ｔ12、Ｔ52、Ｔ92、Ｔ132 ）のコレ
クタは、次の比較器の第１のトランジスタのコレクタに
接続されている。従って、比較器Ｃ1 の第２のトランジ
スタＴ12のコレクタは比較器Ｃ5 の第１のトランジスタ
Ｔ51のコレクタに接続されており、以下同様に続く。
プの連続的な比較器について従来例の組合わせを示す。
ｒは４に等しいと仮定する。また、図２は連続的な比較
器Ｃ1 、Ｃ5 、Ｃ9 、Ｃ13・・・・を示す。この例では、各
比較器Ｃ1 、Ｃ5 、Ｃ9 、Ｃ13が２つのＮＰＮトランジ
スタからなり、それらのエミッタは相互接続され、かつ
電流源Ｉ1 を介して接地されている。第１のトランジス
タのベースには入力電圧が印加され、第２のトランジス
タのベースはこの比較器に対応する基準電圧を入力して
いる。各比較器Ｃ1 、Ｃ5 、Ｃ9 、Ｃ13の第１のトラン
ジスタ（Ｔ11、Ｔ51、Ｔ91、Ｔ131 ）のコレクタは、抵
抗Ｒを介して正電源の端子に接続され、このコレクタの
信号はＮＰＮトランジスタ（Ｔ1 、Ｔ5 、Ｔ9 、Ｔ13・・
・・）によりコピーされ、そのコレクタは正電源に接続さ
れ、そのエミッタは出力端子Ｓ1 を形成している。実
際、図２は電流源Ｉ2 を介して接地されている２つの出
力線Ｓ1a及びＳ1bを示し、各電流源Ｉ2 は１つ置きにト
ランジスタに接続されているので、準コンプリメンタリ
信号が出力線Ｓ1a及びＳ1b上に得られる。各比較器の第
２のトランジスタ（Ｔ12、Ｔ52、Ｔ92、Ｔ132 ）のコレ
クタは、次の比較器の第１のトランジスタのコレクタに
接続されている。従って、比較器Ｃ1 の第２のトランジ
スタＴ12のコレクタは比較器Ｃ5 の第１のトランジスタ
Ｔ51のコレクタに接続されており、以下同様に続く。
【０００６】図３は入力電圧Ｖe の関数として信号Ｓ1a
の波形を示す。
の波形を示す。
【０００７】入力電圧Ｖe が電圧Ｖ1 より低いときは、
トランジスタＴ11、Ｔ51、Ｔ91、Ｔ131 はオフであり、
一方トランジスタＴ12、Ｔ52、Ｔ92、Ｔ132 はオンであ
る。トランジスタＴ11がオフのときは、トランジスタＴ
1 のベースが１にセットされ、出力線Ｓ1aをハイ・レベ
ルにする。逆に、トランジスタＴ12、Ｔ52、Ｔ92・・・ の
導通状態が出力線Ｓ1a及びＳ1bにロー・レベルを印加す
るので、トランジスタＴ5 、Ｔ13、・・・ 、のベースはロ
ー・レベルとなる。
トランジスタＴ11、Ｔ51、Ｔ91、Ｔ131 はオフであり、
一方トランジスタＴ12、Ｔ52、Ｔ92、Ｔ132 はオンであ
る。トランジスタＴ11がオフのときは、トランジスタＴ
1 のベースが１にセットされ、出力線Ｓ1aをハイ・レベ
ルにする。逆に、トランジスタＴ12、Ｔ52、Ｔ92・・・ の
導通状態が出力線Ｓ1a及びＳ1bにロー・レベルを印加す
るので、トランジスタＴ5 、Ｔ13、・・・ 、のベースはロ
ー・レベルとなる。
【０００８】入力電圧Ｖe が電圧Ｖ1 からＶ5 までの範
囲にあるときは、トランジスタＴ11がオンとなり、トラ
ンジスタＴ1 のベースはロー・レベルとなる。トランジ
スタＴ12及びＴ51は僅かに導通し、従ってトランジスタ
Ｔ5 のベースはハイ・レベルとなり、出力線Ｓ1bはハイ
・レベルとなり、トランジスタＴ52、Ｔ92、Ｔ132・・・の
ベースはロー・レベルを保持する。従って、トランジス
タＴ5 のベースを除き、トランジスタＴ1 、Ｔ9 、Ｔ13
・・・・の全てのベースはロー・レベルとなり、出力線Ｓ1a
はロー・レベルとなる。次いで、出力線Ｓ1a上の電圧
は、電圧Ｖe が増大するに従って、交互にロー・レベル
及びハイ・レベルとなる。この信号の状態は各電圧Ｖ1
、Ｖ5 、Ｖ9 、Ｖ13・・・・近くに変化する。この領域で
補間が得られる。
囲にあるときは、トランジスタＴ11がオンとなり、トラ
ンジスタＴ1 のベースはロー・レベルとなる。トランジ
スタＴ12及びＴ51は僅かに導通し、従ってトランジスタ
Ｔ5 のベースはハイ・レベルとなり、出力線Ｓ1bはハイ
・レベルとなり、トランジスタＴ52、Ｔ92、Ｔ132・・・の
ベースはロー・レベルを保持する。従って、トランジス
タＴ5 のベースを除き、トランジスタＴ1 、Ｔ9 、Ｔ13
・・・・の全てのベースはロー・レベルとなり、出力線Ｓ1a
はロー・レベルとなる。次いで、出力線Ｓ1a上の電圧
は、電圧Ｖe が増大するに従って、交互にロー・レベル
及びハイ・レベルとなる。この信号の状態は各電圧Ｖ1
、Ｖ5 、Ｖ9 、Ｖ13・・・・近くに変化する。この領域で
補間が得られる。
【０００９】補間は信号出力線Ｓ1a及び準コンプリメン
タリ信号Ｓ1bを用いて得られる。
タリ信号Ｓ1bを用いて得られる。
【００１０】ここでもｒは４に等しい、即ち入力比較器
の４出力出力Ｓ1、Ｓ2 、Ｓ3 及びＳ4 が補間回路Ｉ1・・
・Ｉ4 に印加されると仮定すると、図４Ａは出力Ｓ1 〜
Ｓ4 、特に出力Ｓ1a〜Ｓ4aの形状を示す。また、図４Ｂ
は電圧Ｖ1 及びＶ2 に近い曲線の出力線Ｓ1a及びＳ2aの
形状を示す。この補間は、補間Ｉ1・・・Ｉr における状態
の変化に近いものが得られる。しかし、図２に示すよう
に、使用している差動増幅器の動作はかなり非線形であ
る。その結果、電圧Ｖ1 及びＶ2 は過度に異なってはな
らず、しかも最大と考えられる補間数を増加させること
はできない。
の４出力出力Ｓ1、Ｓ2 、Ｓ3 及びＳ4 が補間回路Ｉ1・・
・Ｉ4 に印加されると仮定すると、図４Ａは出力Ｓ1 〜
Ｓ4 、特に出力Ｓ1a〜Ｓ4aの形状を示す。また、図４Ｂ
は電圧Ｖ1 及びＶ2 に近い曲線の出力線Ｓ1a及びＳ2aの
形状を示す。この補間は、補間Ｉ1・・・Ｉr における状態
の変化に近いものが得られる。しかし、図２に示すよう
に、使用している差動増幅器の動作はかなり非線形であ
る。その結果、電圧Ｖ1 及びＶ2 は過度に異なってはな
らず、しかも最大と考えられる補間数を増加させること
はできない。
【００１１】
【発明が解決しようとする課題】しかし、比較器の数、
従ってアナログ・ディジタル変換器のスペース及び消費
電力を減少させたい場合に、達成したいとするビット数
が多いとき、例えば１０に等しいときは、各補間器の補
間レベルの数を増加させることが好ましい。
従ってアナログ・ディジタル変換器のスペース及び消費
電力を減少させたい場合に、達成したいとするビット数
が多いとき、例えば１０に等しいときは、各補間器の補
間レベルの数を増加させることが好ましい。
【００１２】
【課題を解決するための手段】本発明は、各比較器／組
合わせ回路の線形特性を得る入力比較器／組合わせ回路
を修飾することにより本発明の目的を達成することがで
きることを示唆している。
合わせ回路の線形特性を得る入力比較器／組合わせ回路
を修飾することにより本発明の目的を達成することがで
きることを示唆している。
【００１３】特に、本発明は、第１段のｐ比較器を備え
たＮビットの補間アナログ・ディジタル変換器を提供す
るものであって、その出力を所定の増分ｒによりシフト
させた複数グループの比較器に接続し、各グループの組
合わせ出力をハイ・レベルとロー・レベルとの間で周期
的に変動する信号形式とし、各グループの出力電圧をｑ
＋１比較器（ｐ［ｑ＋１］＝２N ）の第２段においてそ
れらの遷移状態近傍で比較する。各第１段の比較器は、
それぞれに第１及び第２のトランジスタを含む２つの脚
を備えた高度に線形な比較器であり、各脚の第２のトラ
ンジスタのベースが電圧シフト手段を介して他の脚のト
ランジスタの接続点に接続され、各脚の前記第２のトラ
ンジスタのエミッタが抵抗を介して相互接続される。
たＮビットの補間アナログ・ディジタル変換器を提供す
るものであって、その出力を所定の増分ｒによりシフト
させた複数グループの比較器に接続し、各グループの組
合わせ出力をハイ・レベルとロー・レベルとの間で周期
的に変動する信号形式とし、各グループの出力電圧をｑ
＋１比較器（ｐ［ｑ＋１］＝２N ）の第２段においてそ
れらの遷移状態近傍で比較する。各第１段の比較器は、
それぞれに第１及び第２のトランジスタを含む２つの脚
を備えた高度に線形な比較器であり、各脚の第２のトラ
ンジスタのベースが電圧シフト手段を介して他の脚のト
ランジスタの接続点に接続され、各脚の前記第２のトラ
ンジスタのエミッタが抵抗を介して相互接続される。
【００１４】本発明の以上及び他の目的、構成及び効果
は、添付する図面に示すように、以下の好ましい実施例
の詳細な説明から明らかになるであろう。
は、添付する図面に示すように、以下の好ましい実施例
の詳細な説明から明らかになるであろう。
【００１５】
【実施例】図５は本発明の一実施例を示すものであり、
図２に関連して以上で説明した従来技術のものと同様の
場合を示す。これの比較器Ｃ１、Ｃ２、Ｃ９、コンプリ
メンタリな出力線Ｓ1a及びＳ1b、及びこれら出力線Ｓ1a
及びＳ1bのチャージング・トランジスタＴ１、Ｔ５、Ｔ
９・・・を再び示す。
図２に関連して以上で説明した従来技術のものと同様の
場合を示す。これの比較器Ｃ１、Ｃ２、Ｃ９、コンプリ
メンタリな出力線Ｓ1a及びＳ1b、及びこれら出力線Ｓ1a
及びＳ1bのチャージング・トランジスタＴ１、Ｔ５、Ｔ
９・・・を再び示す。
【００１６】図５の回路と図２の回路との間の差は、比
較器Ｃ1 、Ｃ5 、Ｃ9 の構造にある。これらの比較器Ｃ
1 、Ｃ5 、Ｃ9 はこれらのスイッチング遷移領域近傍で
非常に線形な特性を有するように作られている。比較器
Ｃ1 については以下で詳細に説明する。他の比較器Ｃ5
、Ｃ9 も同一である。
較器Ｃ1 、Ｃ5 、Ｃ9 の構造にある。これらの比較器Ｃ
1 、Ｃ5 、Ｃ9 はこれらのスイッチング遷移領域近傍で
非常に線形な特性を有するように作られている。比較器
Ｃ1 については以下で詳細に説明する。他の比較器Ｃ5
、Ｃ9 も同一である。
【００１７】比較器Ｃ1 は２つの脚を有し、それぞれ抵
抗Ｒを介して高電圧源と電流源Ｉを介して低電圧源との
間に接続されている。第１の脚は直列接続された第１及
び第２のＮＰＮトランジスタＴ101 及びＴ102 からな
る。同様に、第２の脚は直列接続された第３及び第４の
ＮＰＮトランジスタＴ103 及びＴ104 からなる。トラン
ジスタＴ102 及びＴ104 のエミッタは抵抗ＲＥＳを介し
て相互接続されている。トランジスタ102 のベースは電
圧シフト手段Ｅ2 を介してトランジスタＴ104 のコレク
タに接続され、またトランジスタＴ104 のベースは電圧
シフト手段Ｅ1 を介してトランジスタＴ102 のコレクタ
に接続されている。入力電圧Ｖe はトランジスタＴ103
のベースに印加され、基準電圧Ｖ1 はトランジスタ101
のベースに印加される。第１の比較器Ｃ1 は図示のよう
に、次の比較器Ｃ5 に接続される。即ち、第１の比較器
をなす第３のトランジスタは、第２の比較器をなす第１
のトランジスタのコレクタに接続されている。
抗Ｒを介して高電圧源と電流源Ｉを介して低電圧源との
間に接続されている。第１の脚は直列接続された第１及
び第２のＮＰＮトランジスタＴ101 及びＴ102 からな
る。同様に、第２の脚は直列接続された第３及び第４の
ＮＰＮトランジスタＴ103 及びＴ104 からなる。トラン
ジスタＴ102 及びＴ104 のエミッタは抵抗ＲＥＳを介し
て相互接続されている。トランジスタ102 のベースは電
圧シフト手段Ｅ2 を介してトランジスタＴ104 のコレク
タに接続され、またトランジスタＴ104 のベースは電圧
シフト手段Ｅ1 を介してトランジスタＴ102 のコレクタ
に接続されている。入力電圧Ｖe はトランジスタＴ103
のベースに印加され、基準電圧Ｖ1 はトランジスタ101
のベースに印加される。第１の比較器Ｃ1 は図示のよう
に、次の比較器Ｃ5 に接続される。即ち、第１の比較器
をなす第３のトランジスタは、第２の比較器をなす第１
のトランジスタのコレクタに接続されている。
【００１８】計算によると、このような比較器はそのス
イッチング領域近傍の厳密に線形である。即ち、このス
イッチング領域において、トランジスタＴ101 のコレク
タの電流ＩはＩ+ （Ｖe-Ｖ1 ）/ ＲＥＳに等しい。
イッチング領域近傍の厳密に線形である。即ち、このス
イッチング領域において、トランジスタＴ101 のコレク
タの電流ＩはＩ+ （Ｖe-Ｖ1 ）/ ＲＥＳに等しい。
【００１９】図６は比較器Ｃ1 の電圧シフト手段Ｅ1 及
びＥ2 の実施例を示す。図６では、図５のものと同一の
参照番号を使用している。電圧シフト手段Ｅ1 はＮＰＮ
トランジスタＴ105 及び抵抗Ｒ105 からなる。トランジ
スタＴ105 は、抵抗Ｒ105 、及び高電圧源端子と接地と
の間の電流源Ｉ3 に直列に接続されている。トランジス
タＴ1 0 のベースはトランジスタＴ101 及びＴ102の接
続点に接続されている。トランジスタ105 と反対側の抵
抗Ｒ105 の端子はトランジスタＴ104 のベースに接続さ
れている。これと対称をなしてトランジスタ106 及び抵
抗106 が接続されている。
びＥ2 の実施例を示す。図６では、図５のものと同一の
参照番号を使用している。電圧シフト手段Ｅ1 はＮＰＮ
トランジスタＴ105 及び抵抗Ｒ105 からなる。トランジ
スタＴ105 は、抵抗Ｒ105 、及び高電圧源端子と接地と
の間の電流源Ｉ3 に直列に接続されている。トランジス
タＴ1 0 のベースはトランジスタＴ101 及びＴ102の接
続点に接続されている。トランジスタ105 と反対側の抵
抗Ｒ105 の端子はトランジスタＴ104 のベースに接続さ
れている。これと対称をなしてトランジスタ106 及び抵
抗106 が接続されている。
【００２０】勿論、本発明は当該技術分野に習熟する者
にとり明らかとなる種々の変形及び変更が容易である。
にとり明らかとなる種々の変形及び変更が容易である。
【００２１】
【発明の効果】本発明の補間アナログ・ディジタル変換
器は、特性が線形なために、２つの基準電圧間の補間数
を増加することができ、従って当該回路において用いら
れる比較器の総数を減少させることができる。比較器の
数の減少は更に複雑な基本比較器を意味するが、当該技
術分野に習熟する者にとって、本発明の構成は更に良好
な結果が得られることに注意すべきである。
器は、特性が線形なために、２つの基準電圧間の補間数
を増加することができ、従って当該回路において用いら
れる比較器の総数を減少させることができる。比較器の
数の減少は更に複雑な基本比較器を意味するが、当該技
術分野に習熟する者にとって、本発明の構成は更に良好
な結果が得られることに注意すべきである。
【図１】従来の補間アナログ・ディジタル変換器の概要
構成を示す図である。
構成を示す図である。
【図２】図１に示す型式の回路に通常に用いられる折り
返し組合わせ回路に接続された例示的な入力比較器を示
す図である。
返し組合わせ回路に接続された例示的な入力比較器を示
す図である。
【図３】図２の回路により得られる折り返し信号の波形
を示す図である。
を示す図である。
【図４Ａ】図１の回路の出力S i で得られる総合折り返
し信号を概要的に示す図である。
し信号を概要的に示す図である。
【図４Ｂ】図３及び図４Ａの信号の波形について他の変
化状態をよく示すように拡大して示す図である。
化状態をよく示すように拡大して示す図である。
【図５】図２に示す従来の技術の回路を置換するように
設計された本発明による回路を示す図である。
設計された本発明による回路を示す図である。
【図６】図５の比較器の好ましい実施例を示す図であ
る。
る。
Ｃ1 、Ｃ5 、Ｃ9 、Ｃ13 比較器 Ｔ101 、Ｔ102 、Ｔ103 、Ｔ104 、Ｔ105 、Ｔ106 ト
ランジスタ Ｉ、Ｉ2 、Ｉ3 電流源 Ｒ105 、Ｒ106 、ＲＥＳ 抵抗
ランジスタ Ｉ、Ｉ2 、Ｉ3 電流源 Ｒ105 、Ｒ106 、ＲＥＳ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−65521（ＪＰ，Ａ) 特開 昭59−117820（ＪＰ，Ａ) 特開 平１−245717（ＪＰ，Ａ) 実開 昭62−26941（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/20 H03M 1/36
Claims (1)
- 【請求項１】 第１段の複数の比較器を備え、各比較器
の一方の入力には入力アナログ信号（Ｖｅ）が印加さ
れ、他方の入力には各比較器に対応して段階的に変化す
る基準電圧が印加され、各比較器の出力は複数グループ
に結合され、 入力アナログ信号（Ｖｅ）が単調に変化するとき周期的
に高レベルと低レベルに変化する信号が各グループの結
合された出力に提供され、 各グループの出力信号はゼロ交叉近傍で第２段の比較器
で比較され、 第１段の各比較器は高度に線形の比較器であり、２つの
脚を有し、各脚は第１及び第２の直列接続のトランジス
タを有し、 各脚の第２のトランジスタのベースは電圧シフト手段
（Ｅ１，Ｅ２）を介して他方の脚のトランジスタの結合
点に結合し、 各脚の第２のトランジスタのエミッタは抵抗を介して相
互に接続され、そして電流源に接続され、 第１の脚の第１のトランジスタのベースには前記基準電
圧が印加され、 第２の脚の第１のトランジスタのベースには入力アナロ
グ電圧（Ｖｅ）が印加され、 第１の脚の第１のトランジスタのコレクタが比較器の出
力を提供することを特徴とするＮビットの補間アナログ
・ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9010739A FR2666185B1 (fr) | 1990-08-21 | 1990-08-21 | Convertisseur analogique/numerique a interpolation. |
| FR9010739 | 1990-08-21 |
Publications (2)
| Publication Number | Publication Date |
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