JPH04234227A - 補間アナログ・ディジタル変換器 - Google Patents
補間アナログ・ディジタル変換器Info
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- JPH04234227A JPH04234227A JP3232412A JP23241291A JPH04234227A JP H04234227 A JPH04234227 A JP H04234227A JP 3232412 A JP3232412 A JP 3232412A JP 23241291 A JP23241291 A JP 23241291A JP H04234227 A JPH04234227 A JP H04234227A
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- trs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
- H03M1/203—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/141—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit in which at least one step is of the folding type; Folding stages therefore
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高速アナログ・ディジ
タル変換器に関し、特に補間型のアナログ・ディジタル
変換器に関する。
タル変換器に関し、特に補間型のアナログ・ディジタル
変換器に関する。
【０００２】
【従来の技術】図１はＮビット補間アナログ・ディジタ
ル変換器の概要構造を極めて簡単に示す。
ル変換器の概要構造を極めて簡単に示す。
【０００３】入力アナログ値Ｖｅ は、ｐ入力の比較器
Ｃ１・・・Ｃｉ・・・Ｃｐ により例えば階段抵抗ブリ
ッジｒｉ から供給される基準電圧と比較される。比較
器Ｃｉ の出力電圧ｓｉ はｒグループ、即ち比較器Ｃ
ｉ の出力電圧ＳｉはＳｉ−ｒ、Ｓｉ−２ｒ・・・・
、及びＳｉ＋ｒ、Ｓｉ＋２ｒ・・・と、同様に比較器Ｃ
ｉ＋１ の出力電圧Ｓｉ＋１はＳｉ＋１＋ｒ、Ｓｉ＋１
＋２ｒ 、・・・ 、及びＳｉ＋１−ｒ、Ｓｉ＋１−２
ｒ・・・とに組み合わされて、組み合わせ出力Ｓ１・・
・・ Ｓｒ を得る。各ｒ組み合わせ出力Ｓ１・・・・
Ｓｒ は、図２との関係により説明されることになる
折り返しに起因しており、ｒ補間回路Ｉ１ に印加され
る。各ｒ補間回路Ｉ１ は、各連続的な２つの比較器Ｃ
ｉ に印加された基準電圧間のｑ＋１による割算に対応
したｑ＋１電圧サブ・インターバルにおいて補間を達成
する。比較器Ｃｉ の出力電圧Ｓ ｉ 及び補間回路出
力Ｉ１ −Ｉｒ は、記憶及び符号化回路１０に印加さ
れ、入力アナログ信号の振幅に対応したディジタル値を
出力導体に供給する。このような変換器は例えばＩＳＳ
ＣＣ８７、第９４頁〜第９５頁にバン・デ・グリフト（
Ｖａｎ ｄｅＧｒｉｆｔ ）ほかによる「折り返し及び
補間法による８ビット５０ＭＨｚ ビデオＡＤＣ（Ａｎ
８ｂｉｔ ５０ＭＨｚ Ｖｉｄｅｏ ＡＤＣ ｗｉｔ
ｈ ｆｏｌｄｉｎｇ ａｎｄ ｉｎｔｅｒｐｏｌａｔｉ
ｏｎ ｔｅｃｈｎｉｑｕｅｓ） 」に説明されている。
Ｃ１・・・Ｃｉ・・・Ｃｐ により例えば階段抵抗ブリ
ッジｒｉ から供給される基準電圧と比較される。比較
器Ｃｉ の出力電圧ｓｉ はｒグループ、即ち比較器Ｃ
ｉ の出力電圧ＳｉはＳｉ−ｒ、Ｓｉ−２ｒ・・・・
、及びＳｉ＋ｒ、Ｓｉ＋２ｒ・・・と、同様に比較器Ｃ
ｉ＋１ の出力電圧Ｓｉ＋１はＳｉ＋１＋ｒ、Ｓｉ＋１
＋２ｒ 、・・・ 、及びＳｉ＋１−ｒ、Ｓｉ＋１−２
ｒ・・・とに組み合わされて、組み合わせ出力Ｓ１・・
・・ Ｓｒ を得る。各ｒ組み合わせ出力Ｓ１・・・・
Ｓｒ は、図２との関係により説明されることになる
折り返しに起因しており、ｒ補間回路Ｉ１ に印加され
る。各ｒ補間回路Ｉ１ は、各連続的な２つの比較器Ｃ
ｉ に印加された基準電圧間のｑ＋１による割算に対応
したｑ＋１電圧サブ・インターバルにおいて補間を達成
する。比較器Ｃｉ の出力電圧Ｓ ｉ 及び補間回路出
力Ｉ１ −Ｉｒ は、記憶及び符号化回路１０に印加さ
れ、入力アナログ信号の振幅に対応したディジタル値を
出力導体に供給する。このような変換器は例えばＩＳＳ
ＣＣ８７、第９４頁〜第９５頁にバン・デ・グリフト（
Ｖａｎ ｄｅＧｒｉｆｔ ）ほかによる「折り返し及び
補間法による８ビット５０ＭＨｚ ビデオＡＤＣ（Ａｎ
８ｂｉｔ ５０ＭＨｚ Ｖｉｄｅｏ ＡＤＣ ｗｉｔ
ｈ ｆｏｌｄｉｎｇ ａｎｄ ｉｎｔｅｒｐｏｌａｔｉ
ｏｎ ｔｅｃｈｎｉｑｕｅｓ） 」に説明されている。
【０００４】Ｎビットのアナログ・ディジタル変換器は
、２Ｎ に等しい代わりに、比較器の総数を減少させる
ことにより、２Ｎ ＝ｐ（ｑ＋１）がｐ（入力比較器）
＋ｒ（ｑ＋１）（補間比較器）に等しくなるように、ｐ
入力比較器及びｑ補間器により達成さる。ｒは全般的か
つ相対的に小さいので、アナログ・ディジタル変換器の
数Ｎが、例えば８より大きくなると、入力比較器の数を
実質的に減少させることになる。このような入力比較器
の数の減少は、ｒ補間回路に必要とする付加的な比較器
の数を十分に優越する。
、２Ｎ に等しい代わりに、比較器の総数を減少させる
ことにより、２Ｎ ＝ｐ（ｑ＋１）がｐ（入力比較器）
＋ｒ（ｑ＋１）（補間比較器）に等しくなるように、ｐ
入力比較器及びｑ補間器により達成さる。ｒは全般的か
つ相対的に小さいので、アナログ・ディジタル変換器の
数Ｎが、例えば８より大きくなると、入力比較器の数を
実質的に減少させることになる。このような入力比較器
の数の減少は、ｒ補間回路に必要とする付加的な比較器
の数を十分に優越する。
【０００５】図２はｒグループの比較器中で同一グルー
プの連続的な比較器について従来例の組合わせを示す。 ｒは４に等しいと仮定する。また、図２は連続的な比較
器Ｃ１ 、Ｃ５ 、Ｃ９ 、Ｃ１３・・・・を示す。こ
の例では、各比較器Ｃ１ 、Ｃ５ 、Ｃ９ 、Ｃ１３が
２つのＮＰＮトランジスタからなり、それらのエミッタ
は相互接続され、かつ電流源Ｉ１ を介して接地されて
いる。第１のトランジスタのベースには入力電圧が印加
され、第２のトランジスタのベースはこの比較器に対応
する基準電圧を入力している。各比較器Ｃ１ 、Ｃ５
、Ｃ９ 、Ｃ１３の第１のトランジスタ（Ｔ１１、Ｔ５
１、Ｔ９１、Ｔ１３１ ）のコレクタは、抵抗Ｒを介し
て正電源の端子に接続され、このコレクタの信号はＮＰ
Ｎトランジスタ（Ｔ１ 、Ｔ５ 、Ｔ９ 、Ｔ１３・・
・・）によりコピーされ、そのコレクタは正電源に接続
され、そのエミッタは出力端子Ｓ１ を形成している。 実際、図２は電流源Ｉ２ を介して接地されている２つ
の出力線Ｓ１ａ及びＳ１ｂを示し、各電流源Ｉ２ は１
つ置きにトランジスタに接続されているので、準コンプ
リメンタリ信号が出力線Ｓ１ａ及びＳ１ｂ上に得られる
。各比較器の第２のトランジスタ（Ｔ１２、Ｔ５２、Ｔ
９２、Ｔ１３２ ）のコレクタは、次の比較器の第１の
トランジスタのコレクタに接続されている。従って、比
較器Ｃ１ の第２のトランジスタＴ１２のコレクタは比
較器Ｃ５ の第１のトランジスタＴ５１のコレクタに接
続されており、以下同様に続く。
プの連続的な比較器について従来例の組合わせを示す。 ｒは４に等しいと仮定する。また、図２は連続的な比較
器Ｃ１ 、Ｃ５ 、Ｃ９ 、Ｃ１３・・・・を示す。こ
の例では、各比較器Ｃ１ 、Ｃ５ 、Ｃ９ 、Ｃ１３が
２つのＮＰＮトランジスタからなり、それらのエミッタ
は相互接続され、かつ電流源Ｉ１ を介して接地されて
いる。第１のトランジスタのベースには入力電圧が印加
され、第２のトランジスタのベースはこの比較器に対応
する基準電圧を入力している。各比較器Ｃ１ 、Ｃ５
、Ｃ９ 、Ｃ１３の第１のトランジスタ（Ｔ１１、Ｔ５
１、Ｔ９１、Ｔ１３１ ）のコレクタは、抵抗Ｒを介し
て正電源の端子に接続され、このコレクタの信号はＮＰ
Ｎトランジスタ（Ｔ１ 、Ｔ５ 、Ｔ９ 、Ｔ１３・・
・・）によりコピーされ、そのコレクタは正電源に接続
され、そのエミッタは出力端子Ｓ１ を形成している。 実際、図２は電流源Ｉ２ を介して接地されている２つ
の出力線Ｓ１ａ及びＳ１ｂを示し、各電流源Ｉ２ は１
つ置きにトランジスタに接続されているので、準コンプ
リメンタリ信号が出力線Ｓ１ａ及びＳ１ｂ上に得られる
。各比較器の第２のトランジスタ（Ｔ１２、Ｔ５２、Ｔ
９２、Ｔ１３２ ）のコレクタは、次の比較器の第１の
トランジスタのコレクタに接続されている。従って、比
較器Ｃ１ の第２のトランジスタＴ１２のコレクタは比
較器Ｃ５ の第１のトランジスタＴ５１のコレクタに接
続されており、以下同様に続く。
【０００６】図３は入力電圧Ｖｅ の関数として信号Ｓ
１ａの波形を示す。
１ａの波形を示す。
【０００７】入力電圧Ｖｅ が電圧Ｖ１ より低いとき
は、トランジスタＴ１１、Ｔ５１、Ｔ９１、Ｔ１３１
はオフであり、一方トランジスタＴ１２、Ｔ５２、Ｔ９
２、Ｔ１３２ はオンである。トランジスタＴ１１がオ
フのときは、トランジスタＴ１ のベースが１にセット
され、出力線Ｓ１ａをハイ・レベルにする。逆に、トラ
ンジスタＴ１２、Ｔ５２、Ｔ９２・・・ の導通状態が
出力線Ｓ１ａ及びＳ１ｂにロー・レベルを印加するので
、トランジスタＴ５ 、Ｔ１３、・・・ 、のベースは
ロー・レベルとなる。
は、トランジスタＴ１１、Ｔ５１、Ｔ９１、Ｔ１３１
はオフであり、一方トランジスタＴ１２、Ｔ５２、Ｔ９
２、Ｔ１３２ はオンである。トランジスタＴ１１がオ
フのときは、トランジスタＴ１ のベースが１にセット
され、出力線Ｓ１ａをハイ・レベルにする。逆に、トラ
ンジスタＴ１２、Ｔ５２、Ｔ９２・・・ の導通状態が
出力線Ｓ１ａ及びＳ１ｂにロー・レベルを印加するので
、トランジスタＴ５ 、Ｔ１３、・・・ 、のベースは
ロー・レベルとなる。
【０００８】入力電圧Ｖｅ が電圧Ｖ１ からＶ５ ま
での範囲にあるときは、トランジスタＴ１１がオンとな
り、トランジスタＴ１ のベースはロー・レベルとなる
。トランジスタＴ１２及びＴ５１は僅かに導通し、従っ
てトランジスタＴ５ のベースはハイ・レベルとなり、
出力線Ｓ１ｂはハイ・レベルとなり、トランジスタＴ５
２、Ｔ９２、Ｔ１３２・・・のベースはロー・レベルを
保持する。従って、トランジスタＴ５ のベースを除き
、トランジスタＴ１ 、Ｔ９ 、Ｔ１３・・・・の全て
のベースはロー・レベルとなり、出力線Ｓ１ａはロー・
レベルとなる。次いで、出力線Ｓ１ａ上の電圧は、電圧
Ｖｅ が増大するに従って、交互にロー・レベル及びハ
イ・レベルとなる。この信号の状態は各電圧Ｖ１ 、Ｖ
５ 、Ｖ９ 、Ｖ１３・・・・近くに変化する。この領
域で補間が得られる。
での範囲にあるときは、トランジスタＴ１１がオンとな
り、トランジスタＴ１ のベースはロー・レベルとなる
。トランジスタＴ１２及びＴ５１は僅かに導通し、従っ
てトランジスタＴ５ のベースはハイ・レベルとなり、
出力線Ｓ１ｂはハイ・レベルとなり、トランジスタＴ５
２、Ｔ９２、Ｔ１３２・・・のベースはロー・レベルを
保持する。従って、トランジスタＴ５ のベースを除き
、トランジスタＴ１ 、Ｔ９ 、Ｔ１３・・・・の全て
のベースはロー・レベルとなり、出力線Ｓ１ａはロー・
レベルとなる。次いで、出力線Ｓ１ａ上の電圧は、電圧
Ｖｅ が増大するに従って、交互にロー・レベル及びハ
イ・レベルとなる。この信号の状態は各電圧Ｖ１ 、Ｖ
５ 、Ｖ９ 、Ｖ１３・・・・近くに変化する。この領
域で補間が得られる。
【０００９】補間は信号出力線Ｓ１ａ及び準コンプリメ
ンタリ信号Ｓ１ｂを用いて得られる。
ンタリ信号Ｓ１ｂを用いて得られる。
【００１０】ここでもｒは４に等しい、即ち入力比較器
の４出力出力Ｓ１、Ｓ２ 、Ｓ３ 及びＳ４ が補間回
路Ｉ１・・・Ｉ４ に印加されると仮定すると、図４Ａ
は出力Ｓ１ 〜Ｓ４ 、特に出力Ｓ１ａ〜Ｓ４ａの形状
を示す。また、図４Ｂは電圧Ｖ１ 及びＶ２ に近い曲
線の出力線Ｓ１ａ及びＳ２ａの形状を示す。この補間は
、補間Ｉ１・・・Ｉｒ における状態の変化に近いもの
が得られる。しかし、図２に示すように、使用している
差動増幅器の動作はかなり非線形である。その結果、電
圧Ｖ１ 及びＶ２ は過度に異なってはならず、しかも
最大と考えられる補間数を増加させることはできない。
の４出力出力Ｓ１、Ｓ２ 、Ｓ３ 及びＳ４ が補間回
路Ｉ１・・・Ｉ４ に印加されると仮定すると、図４Ａ
は出力Ｓ１ 〜Ｓ４ 、特に出力Ｓ１ａ〜Ｓ４ａの形状
を示す。また、図４Ｂは電圧Ｖ１ 及びＶ２ に近い曲
線の出力線Ｓ１ａ及びＳ２ａの形状を示す。この補間は
、補間Ｉ１・・・Ｉｒ における状態の変化に近いもの
が得られる。しかし、図２に示すように、使用している
差動増幅器の動作はかなり非線形である。その結果、電
圧Ｖ１ 及びＶ２ は過度に異なってはならず、しかも
最大と考えられる補間数を増加させることはできない。
【００１１】
【発明が解決しようとする課題】しかし、比較器の数、
従ってアナログ・ディジタル変換器のスペース及び消費
電力を減少させたい場合に、達成したいとするビット数
が多いとき、例えば１０に等しいときは、各補間器の補
間レベルの数を増加させることが好ましい。
従ってアナログ・ディジタル変換器のスペース及び消費
電力を減少させたい場合に、達成したいとするビット数
が多いとき、例えば１０に等しいときは、各補間器の補
間レベルの数を増加させることが好ましい。
【００１２】
【課題を解決するための手段】本発明は、各比較器／組
合わせ回路の線形特性を得る入力比較器／組合わせ回路
を修飾することにより本発明の目的を達成することがで
きることを示唆している。
合わせ回路の線形特性を得る入力比較器／組合わせ回路
を修飾することにより本発明の目的を達成することがで
きることを示唆している。
【００１３】特に、本発明は、第１段のｐ比較器を備え
たＮビットの補間アナログ・ディジタル変換器を提供す
るものであって、その出力を所定の増分ｒによりシフト
させた複数グループの比較器に接続し、各グループの組
合わせ出力をハイ・レベルとロー・レベルとの間で周期
的に変動する信号形式とし、各グループの出力電圧をｑ
＋１比較器（ｐ［ｑ＋１］＝２Ｎ ）の第２段において
それらの遷移状態近傍で比較する。各第１段の比較器は
、それぞれに第１及び第２のトランジスタを含む２つの
脚を備えた高度に線形な比較器であり、各脚の第２のト
ランジスタのベースが電圧シフト手段を介して他の脚の
トランジスタの接続点に接続され、各脚の前記第２のト
ランジスタのエミッタが抵抗を介して相互接続される。
たＮビットの補間アナログ・ディジタル変換器を提供す
るものであって、その出力を所定の増分ｒによりシフト
させた複数グループの比較器に接続し、各グループの組
合わせ出力をハイ・レベルとロー・レベルとの間で周期
的に変動する信号形式とし、各グループの出力電圧をｑ
＋１比較器（ｐ［ｑ＋１］＝２Ｎ ）の第２段において
それらの遷移状態近傍で比較する。各第１段の比較器は
、それぞれに第１及び第２のトランジスタを含む２つの
脚を備えた高度に線形な比較器であり、各脚の第２のト
ランジスタのベースが電圧シフト手段を介して他の脚の
トランジスタの接続点に接続され、各脚の前記第２のト
ランジスタのエミッタが抵抗を介して相互接続される。
【００１４】本発明の以上及び他の目的、構成及び効果
は、添付する図面に示すように、以下の好ましい実施例
の詳細な説明から明らかになるであろう。
は、添付する図面に示すように、以下の好ましい実施例
の詳細な説明から明らかになるであろう。
【００１５】
【実施例】図５は本発明の一実施例を示すものであり、
図２に関連して以上で説明した従来技術のものと同様の
場合を示す。これの比較器Ｃ１、Ｃ２、Ｃ９、コンプリ
メンタリな出力線Ｓ１ａ及びＳ１ｂ、及びこれら出力線
Ｓ１ａ及びＳ１ｂのチャージング・トランジスタＴ１、
Ｔ５、Ｔ９・・・を再び示す。
図２に関連して以上で説明した従来技術のものと同様の
場合を示す。これの比較器Ｃ１、Ｃ２、Ｃ９、コンプリ
メンタリな出力線Ｓ１ａ及びＳ１ｂ、及びこれら出力線
Ｓ１ａ及びＳ１ｂのチャージング・トランジスタＴ１、
Ｔ５、Ｔ９・・・を再び示す。
【００１６】図５の回路と図２の回路との間の差は、比
較器Ｃ１ 、Ｃ５ 、Ｃ９ の構造にある。これらの比
較器Ｃ１ 、Ｃ５ 、Ｃ９ はこれらのスイッチング遷
移領域近傍で非常に線形な特性を有するように作られて
いる。比較器Ｃ１ については以下で詳細に説明する。 他の比較器Ｃ５ 、Ｃ９ も同一である。
較器Ｃ１ 、Ｃ５ 、Ｃ９ の構造にある。これらの比
較器Ｃ１ 、Ｃ５ 、Ｃ９ はこれらのスイッチング遷
移領域近傍で非常に線形な特性を有するように作られて
いる。比較器Ｃ１ については以下で詳細に説明する。 他の比較器Ｃ５ 、Ｃ９ も同一である。
【００１７】比較器Ｃ１ は２つの脚を有し、それぞれ
抵抗Ｒを介して高電圧源と電流源Ｉを介して低電圧源と
の間に接続されている。第１の脚は直列接続された第１
及び第２のＮＰＮトランジスタＴ１０１ 及びＴ１０２
からなる。同様に、第２の脚は直列接続された第３及
び第４のＮＰＮトランジスタＴ１０３ 及びＴ１０４
からなる。トランジスタＴ１０２ 及びＴ１０４ のエ
ミッタは抵抗ＲＥＳを介して相互接続されている。トラ
ンジスタ１０２ のベースは電圧シフト手段Ｅ２ を介
してトランジスタＴ１０４ のコレクタに接続され、ま
たトランジスタＴ１０４ のベースは電圧シフト手段Ｅ
１ を介してトランジスタＴ１０２ のコレクタに接続
されている。入力電圧Ｖｅ はトランジスタＴ１０３
のベースに印加され、基準電圧Ｖ１ はトランジスタ１
０１ のベースに印加される。第１の比較器Ｃ１ は図
示のように、次の比較器Ｃ５ に接続される。即ち、第
１の比較器をなす第３のトランジスタは、第２の比較器
をなす第１のトランジスタのコレクタに接続されている
。
抵抗Ｒを介して高電圧源と電流源Ｉを介して低電圧源と
の間に接続されている。第１の脚は直列接続された第１
及び第２のＮＰＮトランジスタＴ１０１ 及びＴ１０２
からなる。同様に、第２の脚は直列接続された第３及
び第４のＮＰＮトランジスタＴ１０３ 及びＴ１０４
からなる。トランジスタＴ１０２ 及びＴ１０４ のエ
ミッタは抵抗ＲＥＳを介して相互接続されている。トラ
ンジスタ１０２ のベースは電圧シフト手段Ｅ２ を介
してトランジスタＴ１０４ のコレクタに接続され、ま
たトランジスタＴ１０４ のベースは電圧シフト手段Ｅ
１ を介してトランジスタＴ１０２ のコレクタに接続
されている。入力電圧Ｖｅ はトランジスタＴ１０３
のベースに印加され、基準電圧Ｖ１ はトランジスタ１
０１ のベースに印加される。第１の比較器Ｃ１ は図
示のように、次の比較器Ｃ５ に接続される。即ち、第
１の比較器をなす第３のトランジスタは、第２の比較器
をなす第１のトランジスタのコレクタに接続されている
。
【００１８】計算によると、このような比較器はそのス
イッチング領域近傍の厳密に線形である。即ち、このス
イッチング領域において、トランジスタＴ１０１ のコ
レクタの電流ＩはＩ＋ （Ｖｅ−Ｖ１ ）／ ＲＥＳに
等しい。
イッチング領域近傍の厳密に線形である。即ち、このス
イッチング領域において、トランジスタＴ１０１ のコ
レクタの電流ＩはＩ＋ （Ｖｅ−Ｖ１ ）／ ＲＥＳに
等しい。
【００１９】図６は比較器Ｃ１ の電圧シフト手段Ｅ１
及びＥ２ の実施例を示す。図６では、図５のものと
同一の参照番号を使用している。電圧シフト手段Ｅ１
はＮＰＮトランジスタＴ１０５ 及び抵抗Ｒ１０５ か
らなる。トランジスタＴ１０５ は、抵抗Ｒ１０５ 、
及び高電圧源端子と接地との間の電流源Ｉ３ に直列に
接続されている。トランジスタＴ１ ０ のベースはト
ランジスタＴ１０１ 及びＴ１０２の接続点に接続され
ている。トランジスタ１０５ と反対側の抵抗Ｒ１０５
の端子はトランジスタＴ１０４ のベースに接続され
ている。これと対称をなしてトランジスタ１０６ 及び
抵抗１０６ が接続されている。
及びＥ２ の実施例を示す。図６では、図５のものと
同一の参照番号を使用している。電圧シフト手段Ｅ１
はＮＰＮトランジスタＴ１０５ 及び抵抗Ｒ１０５ か
らなる。トランジスタＴ１０５ は、抵抗Ｒ１０５ 、
及び高電圧源端子と接地との間の電流源Ｉ３ に直列に
接続されている。トランジスタＴ１ ０ のベースはト
ランジスタＴ１０１ 及びＴ１０２の接続点に接続され
ている。トランジスタ１０５ と反対側の抵抗Ｒ１０５
の端子はトランジスタＴ１０４ のベースに接続され
ている。これと対称をなしてトランジスタ１０６ 及び
抵抗１０６ が接続されている。
【００２０】勿論、本発明は当該技術分野に習熟する者
にとり明らかとなる種々の変形及び変更が容易である。
にとり明らかとなる種々の変形及び変更が容易である。
【００２１】
【発明の効果】本発明の補間アナログ・ディジタル変換
器は、特性が線形なために、２つの基準電圧間の補間数
を増加することができ、従って当該回路において用いら
れる比較器の総数を減少させることができる。比較器の
数の減少は更に複雑な基本比較器を意味するが、当該技
術分野に習熟する者にとって、本発明の構成は更に良好
な結果が得られることに注意すべきである。
器は、特性が線形なために、２つの基準電圧間の補間数
を増加することができ、従って当該回路において用いら
れる比較器の総数を減少させることができる。比較器の
数の減少は更に複雑な基本比較器を意味するが、当該技
術分野に習熟する者にとって、本発明の構成は更に良好
な結果が得られることに注意すべきである。
【図１】従来の補間アナログ・ディジタル変換器の概要
構成を示す図である。
構成を示す図である。
【図２】図１に示す型式の回路に通常に用いられる折り
返し組合わせ回路に接続された例示的な入力比較器を示
す図である。
返し組合わせ回路に接続された例示的な入力比較器を示
す図である。
【図３】図２の回路により得られる折り返し信号の波形
を示す図である。
を示す図である。
【図４Ａ】図１の回路の出力Ｓ ｉ で得られる総合折
り返し信号を概要的に示す図である。
り返し信号を概要的に示す図である。
【図４Ｂ】図３及び図４Ａの信号の波形について他の変
化状態をよく示すように拡大して示す図である。
化状態をよく示すように拡大して示す図である。
【図５】図２に示す従来の技術の回路を置換するように
設計された本発明による回路を示す図である。
設計された本発明による回路を示す図である。
【図６】図５の比較器の好ましい実施例を示す図である
。
。
Ｃ１ 、Ｃ５ 、Ｃ９ 、Ｃ１３ 比較器Ｔ１０１
、Ｔ１０２ 、Ｔ１０３ 、Ｔ１０４ 、Ｔ１０５ 、
Ｔ１０６ トランジスタ Ｉ、Ｉ２ 、Ｉ３ 電流源
、Ｔ１０２ 、Ｔ１０３ 、Ｔ１０４ 、Ｔ１０５ 、
Ｔ１０６ トランジスタ Ｉ、Ｉ２ 、Ｉ３ 電流源
Claims (1)
- 【請求項１】第１段のｐ個の比較器を備えると共に、そ
の出力を所定の増分ｒによりシフトさせた複数グループ
の比較器に接続し、各グループの組合わせ出力（Ｓ１ａ
、Ｓ１ｂ）をハイ・レベルとロー・レベルとの間で周期
的に変動する信号形式とし、ｑ＋１個の比較器（ｐ［ｑ
＋１］＝２Ｎ ）の第２段（Ｉ１・・・Ｉｒ ）におけ
る遷移状態近傍で、各グループの出力電圧を比較をする
Ｎビットの補間アナログ・ディジタル変換器において、
第１段の各比較器は、それぞれ第１及び第２のトランジ
スタ（Ｔ１０１ 、Ｔ１０２ ；Ｔ１０３ 、Ｔ１０４
）を含む２つの脚を含む高度に線形の比較器であり、
各脚の第２のトランジスタのベースは電圧シフト手段（
Ｅ１ 、Ｅ２ ）を介して他の脚のトランジスタの接続
点に接続され、各脚の前記第２のトランジスタのエミッ
タは抵抗を介して相互接続されていることを特徴とする
補間アナログ・ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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