JPH0563673A - 時分割多重回路 - Google Patents
時分割多重回路Info
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- JPH0563673A JPH0563673A JP30568091A JP30568091A JPH0563673A JP H0563673 A JPH0563673 A JP H0563673A JP 30568091 A JP30568091 A JP 30568091A JP 30568091 A JP30568091 A JP 30568091A JP H0563673 A JPH0563673 A JP H0563673A
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- 230000015654 memory Effects 0.000 claims abstract description 151
- 230000004044 response Effects 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 時分割多重する際の制御信号の数を削減する
ことを目的とする。 【構成】 時分割多重回路において、複数チャネルデー
タの速度変換用メモリ１と複数のファーストイン・ファ
ーストアウトのメモリを直列接続して複数のチャネル信
号を一本の信号に多重する時分割多重用メモリ２を有す
ることを特徴とする。
ことを目的とする。 【構成】 時分割多重回路において、複数チャネルデー
タの速度変換用メモリ１と複数のファーストイン・ファ
ーストアウトのメモリを直列接続して複数のチャネル信
号を一本の信号に多重する時分割多重用メモリ２を有す
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数チャネルの信号を
１本の信号に時分割多重する回路に関する。
１本の信号に時分割多重する回路に関する。
【０００２】
【従来の技術】図５は、従来の時分割多重回路の構成を
示すブロック図である。
示すブロック図である。
【０００３】この時分割多重回路は、８個のチャネルの
データに対応して設けられ、チャネルデータ、書込みク
ロック、書込み制御信号、読出しクロックおよび読出し
制御信号がそれぞれに与えられるファーストイン・ファ
ーストアウト・メモリ５１，５２，…５８と、このファ
ーストイン・ファーストアウトのメモリ５１，５２，…
５８から読出されるデータおよび複数個の選択信号が与
えられ、多重信号を生成するセレクタ４とを備える。
データに対応して設けられ、チャネルデータ、書込みク
ロック、書込み制御信号、読出しクロックおよび読出し
制御信号がそれぞれに与えられるファーストイン・ファ
ーストアウト・メモリ５１，５２，…５８と、このファ
ーストイン・ファーストアウトのメモリ５１，５２，…
５８から読出されるデータおよび複数個の選択信号が与
えられ、多重信号を生成するセレクタ４とを備える。
【０００４】図６は、従来の時分割多重回路の動作を示
すタイミング図である。
すタイミング図である。
【０００５】各チャネルに対応するメモリ５１〜５８の
書込み制御信号を制御して８チャネル分のデータを同時
に書込む（時間Ｔ１）。続いて、チャネル１に対応する
メモリ５１の読出し制御信号を制御し、チャネル１に相
当するデータを読出すと共にセレクタ４の選択信号を制
御してメモリ５１の出力信号を選択する（時間Ｔ２）。
同様にメモリ５２の読出し制御信号を制御し、チャネル
２データを読出すと共にセレクタ４でメモリ５２の出力
信号を選択する（時間Ｔ３）。同様にして８チャネル分
の動作を行うと、セレクタ４からは時分割多重信号が出
力される。
書込み制御信号を制御して８チャネル分のデータを同時
に書込む（時間Ｔ１）。続いて、チャネル１に対応する
メモリ５１の読出し制御信号を制御し、チャネル１に相
当するデータを読出すと共にセレクタ４の選択信号を制
御してメモリ５１の出力信号を選択する（時間Ｔ２）。
同様にメモリ５２の読出し制御信号を制御し、チャネル
２データを読出すと共にセレクタ４でメモリ５２の出力
信号を選択する（時間Ｔ３）。同様にして８チャネル分
の動作を行うと、セレクタ４からは時分割多重信号が出
力される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来例回路では、複数チャネル分のデータを受信し
て、伝送速度を変換するファーストイン・ファーストア
ウトのメモリがチャネル数分必要であり、読出し制御信
号もチャネル数分必要になり、また時分割多重するセレ
クタの制御信号も複数個を必要とする課題があった。
うな従来例回路では、複数チャネル分のデータを受信し
て、伝送速度を変換するファーストイン・ファーストア
ウトのメモリがチャネル数分必要であり、読出し制御信
号もチャネル数分必要になり、また時分割多重するセレ
クタの制御信号も複数個を必要とする課題があった。
【０００７】本発明は、このような課題を除去するもの
で、制御信号の数が削減された時分割多重回路を提供す
ることを目的とする。
で、制御信号の数が削減された時分割多重回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、複数個のチャ
ネルに割り付けられたデータを変換したチャネル数が一
個の多重データを出力する出力端子を備えた時分割多重
回路において、一つの第一書込み制御信号と一つの第一
読出し制御信号とが与えられ、この第一書込み制御信号
に応じて一斉に書込んだ複数チャネルのデータをこの第
一読出し制御信号に応じて一斉に読出す第一メモリと、
上記複数個のチャネルのデータに対応して設けられ直列
接続された内部メモリを備え、一つの第二書込み制御信
号と一つの第二読出し制御信号とが与えられ、この第二
読出し制御信号の禁止状態の下で上記第一読出し制御信
号のタイミングと一致するタイミングの第二書込み制御
信号に応じて上記第一メモリから読出されたデータが書
込まれ、上記第一読出し制御信号の禁止状態の下でこの
第二読出し制御信号に応じて上記内部メモリのひとつに
書込まれたデータを読出してこの内部メモリの出力にそ
の入力が接続された内部メモリに与え、上記出力端子に
その出力が接続された内部メモリに書込まれたデータを
この出力端子に与える第二メモリとを備えたことを特徴
とする。
ネルに割り付けられたデータを変換したチャネル数が一
個の多重データを出力する出力端子を備えた時分割多重
回路において、一つの第一書込み制御信号と一つの第一
読出し制御信号とが与えられ、この第一書込み制御信号
に応じて一斉に書込んだ複数チャネルのデータをこの第
一読出し制御信号に応じて一斉に読出す第一メモリと、
上記複数個のチャネルのデータに対応して設けられ直列
接続された内部メモリを備え、一つの第二書込み制御信
号と一つの第二読出し制御信号とが与えられ、この第二
読出し制御信号の禁止状態の下で上記第一読出し制御信
号のタイミングと一致するタイミングの第二書込み制御
信号に応じて上記第一メモリから読出されたデータが書
込まれ、上記第一読出し制御信号の禁止状態の下でこの
第二読出し制御信号に応じて上記内部メモリのひとつに
書込まれたデータを読出してこの内部メモリの出力にそ
の入力が接続された内部メモリに与え、上記出力端子に
その出力が接続された内部メモリに書込まれたデータを
この出力端子に与える第二メモリとを備えたことを特徴
とする。
【０００９】ここで、上記第一メモリおよび上記第二メ
モリに含まれる内部メモリがファーストイン・ファース
トアウト・メモリであることが望ましい。
モリに含まれる内部メモリがファーストイン・ファース
トアウト・メモリであることが望ましい。
【００１０】また、複数チャネルの信号を時分割多重す
る回路において、複数のチャネル信号出力を受信して伝
送速度を変換するファーストイン・ファーストアウト・
メモリ部を複数有し上記各メモリ部の第ｎ番目の内部メ
モリの出力同志の接続から速度変換された複数の信号を
一本の時分割多重信号にする複数のファーストイン・フ
ァーストアウト・メモリを直列接続したメモリ部を有す
ることを特徴としている。
る回路において、複数のチャネル信号出力を受信して伝
送速度を変換するファーストイン・ファーストアウト・
メモリ部を複数有し上記各メモリ部の第ｎ番目の内部メ
モリの出力同志の接続から速度変換された複数の信号を
一本の時分割多重信号にする複数のファーストイン・フ
ァーストアウト・メモリを直列接続したメモリ部を有す
ることを特徴としている。
【００１１】
【作用】ファーストイン・ファーストアウト・メモリ等
で構成される、第一メモリが複数チャネルのデータを第
一の書込み、読出し制御信号によって一斉に書込みと読
出しを行ない、同じくファーストイン・ファーストアウ
ト・メモリ等を直列接続して複数チャネルのデータに対
応付けされている第二メモリは第二読出し制御信号を禁
止状態にして、第一メモリの読出した複数チャネルデー
タを対応する内部メモリに書込み、第一メモリの読出し
制御信号を禁止状態にしておいて、第二メモリに書込ん
だ複数チャネルデータを順次シフトして出力端子に読出
して行くので、第一メモリに書込まれた複数チャネルデ
ータを一個の多重データとして出力することができる。
で構成される、第一メモリが複数チャネルのデータを第
一の書込み、読出し制御信号によって一斉に書込みと読
出しを行ない、同じくファーストイン・ファーストアウ
ト・メモリ等を直列接続して複数チャネルのデータに対
応付けされている第二メモリは第二読出し制御信号を禁
止状態にして、第一メモリの読出した複数チャネルデー
タを対応する内部メモリに書込み、第一メモリの読出し
制御信号を禁止状態にしておいて、第二メモリに書込ん
だ複数チャネルデータを順次シフトして出力端子に読出
して行くので、第一メモリに書込まれた複数チャネルデ
ータを一個の多重データとして出力することができる。
【００１２】あるいは、複数のチャネル信号出力を受信
して伝送速度を変換するファーストイン・ファーストア
ウト・メモリ部が複数存在する場合に、その伝送速度変
換メモリ部群の各第ｎ番目の内部メモリの出力同志を接
続して、この第ｎ番目の各チャネル出力に対応接続され
るファーストイン・ファーストアウト・メモリの直列接
続で構成する時分割多重用メモリ部が伝送速度変換用メ
モリ部群のチャネル信号出力をシフト出力して行くの
で、複数の伝送速度変換用メモリ部の群データを一本の
時分割多重信号として出力することができる。
して伝送速度を変換するファーストイン・ファーストア
ウト・メモリ部が複数存在する場合に、その伝送速度変
換メモリ部群の各第ｎ番目の内部メモリの出力同志を接
続して、この第ｎ番目の各チャネル出力に対応接続され
るファーストイン・ファーストアウト・メモリの直列接
続で構成する時分割多重用メモリ部が伝送速度変換用メ
モリ部群のチャネル信号出力をシフト出力して行くの
で、複数の伝送速度変換用メモリ部の群データを一本の
時分割多重信号として出力することができる。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は、本発明の第１実施例による時分割
多重回路のブロック図である。
多重回路のブロック図である。
【００１５】第１実施例は、図１に示すように、チャネ
ル数８チャネルとして８チャネル分のデータと書込みク
ロック１、書込み制御信号１、読出しクロック１および
読出し制御信号１を入力し、チャネル対応のデータのそ
れぞれを出力するメモリ１と、チャネル対応のデータご
とに設けられたファーストイン・ファーストアウトのメ
モリ２１〜２８の８個を含み、書込みクロック２、書込
み制御信号２、読出しクロック２および読出し制御信号
２が与えられるメモリ２とを備える。すなわち、複数個
のチャネルに割り付けられたデータを変換したチャネル
数が一個の多重データを出力する出力端子を備え、さら
に、本発明の第１実施例の特徴とする手段として、一つ
の第一書込み制御信号１と一つの第一読出し制御信号１
とが与えられ、この第一書込み制御信号１に応じて一斉
に書込んだ複数（８）チャネルのデータをこの第一読出
し制御信号１に応じて一斉に読出すメモリ１と、複数個
（８）のチャネルのデータに対応して設けられ直列接続
された内部メモリ２１〜２８の８個を備え、一つの第二
書込み制御信号２と一つの第二読出し制御信号２とが与
えられ、この第二読出し制御信号２の禁止状態の下で第
一読出し制御信号１のタイミングと一致するタイミング
の第二書込み制御信号２に応じてメモリ１から読出され
たデータが書込まれ、第一読出し制御信号１の禁止状態
の下でこの第二読出し制御信号２に応じて内部メモリ２
１〜２８のひとつに書込まれたデータを読出してこの内
部メモリ２１〜２８の出力にその入力が接続された内部
メモリに与え、出力端子にその出力が接続された内部メ
モリに書込まれたデータをこの出力端子に与えるメモリ
２とを備える。ここで、メモリ１および内部メモリ２１
〜２８がファーストイン・ファーストアウト・メモリで
ある。
ル数８チャネルとして８チャネル分のデータと書込みク
ロック１、書込み制御信号１、読出しクロック１および
読出し制御信号１を入力し、チャネル対応のデータのそ
れぞれを出力するメモリ１と、チャネル対応のデータご
とに設けられたファーストイン・ファーストアウトのメ
モリ２１〜２８の８個を含み、書込みクロック２、書込
み制御信号２、読出しクロック２および読出し制御信号
２が与えられるメモリ２とを備える。すなわち、複数個
のチャネルに割り付けられたデータを変換したチャネル
数が一個の多重データを出力する出力端子を備え、さら
に、本発明の第１実施例の特徴とする手段として、一つ
の第一書込み制御信号１と一つの第一読出し制御信号１
とが与えられ、この第一書込み制御信号１に応じて一斉
に書込んだ複数（８）チャネルのデータをこの第一読出
し制御信号１に応じて一斉に読出すメモリ１と、複数個
（８）のチャネルのデータに対応して設けられ直列接続
された内部メモリ２１〜２８の８個を備え、一つの第二
書込み制御信号２と一つの第二読出し制御信号２とが与
えられ、この第二読出し制御信号２の禁止状態の下で第
一読出し制御信号１のタイミングと一致するタイミング
の第二書込み制御信号２に応じてメモリ１から読出され
たデータが書込まれ、第一読出し制御信号１の禁止状態
の下でこの第二読出し制御信号２に応じて内部メモリ２
１〜２８のひとつに書込まれたデータを読出してこの内
部メモリ２１〜２８の出力にその入力が接続された内部
メモリに与え、出力端子にその出力が接続された内部メ
モリに書込まれたデータをこの出力端子に与えるメモリ
２とを備える。ここで、メモリ１および内部メモリ２１
〜２８がファーストイン・ファーストアウト・メモリで
ある。
【００１６】図２は、本発明の第１実施例による時分割
多重回路の動作タイミングを示す図である。
多重回路の動作タイミングを示す図である。
【００１７】次に、第１実施例の動作を図１および図２
を参照して説明する。
を参照して説明する。
【００１８】メモリ１の書込み制御信号１を制御して８
チャネル分の信号をメモリ１に書込む（時間Ｔ１）。続
いて時間Ｔ１でメモリ１に書込まれた８チャネル分のデ
ータを読出し制御信号１を制御して同時に読出す。読出
すタイミングに合わせてメモリ２の書込み制御信号２を
制御してチャネル１に対応するデータはメモリ２１に、
チャネル２に対応するデータはメモリ２２に、チャネル
３に対応するデータは内部メモリ２３に、チャネル４に
対応するデータは内部メモリ２４に、チャネル５に対応
するデータは内部メモリ２５に、チャネル６に対応する
データは内部メモリ２６に、チャネル７に対応するデー
タは内部メモリ２７に、またチャネル８に対応するデー
タは内部メモリ２８に書込まれる（時間Ｔ２）。このと
きにメモリ２の読出し制御信号２を禁止してメモリ２の
出力をハイインピーダンスにする。次にメモリ２の書込
み制御信号２と読出し制御信号２とを制御して時間Ｔ２
で書込まれたデータを読出す。このときに、メモリ１の
読出し制御信号１を禁止してメモリ１の出力をハイイン
ピーダンスにする。内部メモリ２８から読出されたデー
タは内部メモリ２７に書込まれる。同様に内部メモリ２
７から読出されたデータは内部メモリ２６に、内部メモ
リ２６から読出されたデータは内部メモリ２５に、内部
メモリ２５から読出されたデータは内部メモリ２４に、
内部メモリ２４から読出されたデータは内部メモリ２３
に、内部メモリ２３から読出されたデータは内部メモリ
２２に、内部メモリ２２から読出されたデータは内部メ
モリ２１に書込まれる（時間Ｔ３）。このときに内部メ
モリ２１から読出されたデータは多重信号として出力さ
れる。以下同様に書込みと読出しを制御することによ
り、各チャネルに相当するデータをメモリ２内をシフト
させていくことにより、内部メモリ２１から図２下部に
示すようなメモリ出力データとして時分割多重信号が
出力されていく。
チャネル分の信号をメモリ１に書込む（時間Ｔ１）。続
いて時間Ｔ１でメモリ１に書込まれた８チャネル分のデ
ータを読出し制御信号１を制御して同時に読出す。読出
すタイミングに合わせてメモリ２の書込み制御信号２を
制御してチャネル１に対応するデータはメモリ２１に、
チャネル２に対応するデータはメモリ２２に、チャネル
３に対応するデータは内部メモリ２３に、チャネル４に
対応するデータは内部メモリ２４に、チャネル５に対応
するデータは内部メモリ２５に、チャネル６に対応する
データは内部メモリ２６に、チャネル７に対応するデー
タは内部メモリ２７に、またチャネル８に対応するデー
タは内部メモリ２８に書込まれる（時間Ｔ２）。このと
きにメモリ２の読出し制御信号２を禁止してメモリ２の
出力をハイインピーダンスにする。次にメモリ２の書込
み制御信号２と読出し制御信号２とを制御して時間Ｔ２
で書込まれたデータを読出す。このときに、メモリ１の
読出し制御信号１を禁止してメモリ１の出力をハイイン
ピーダンスにする。内部メモリ２８から読出されたデー
タは内部メモリ２７に書込まれる。同様に内部メモリ２
７から読出されたデータは内部メモリ２６に、内部メモ
リ２６から読出されたデータは内部メモリ２５に、内部
メモリ２５から読出されたデータは内部メモリ２４に、
内部メモリ２４から読出されたデータは内部メモリ２３
に、内部メモリ２３から読出されたデータは内部メモリ
２２に、内部メモリ２２から読出されたデータは内部メ
モリ２１に書込まれる（時間Ｔ３）。このときに内部メ
モリ２１から読出されたデータは多重信号として出力さ
れる。以下同様に書込みと読出しを制御することによ
り、各チャネルに相当するデータをメモリ２内をシフト
させていくことにより、内部メモリ２１から図２下部に
示すようなメモリ出力データとして時分割多重信号が
出力されていく。
【００１９】次に、第２実施例の時分割多重回路につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図３は、本発明の第２実施例による時分割
多重回路のチャネル数が１６の場合を示すブロック図で
ある。
多重回路のチャネル数が１６の場合を示すブロック図で
ある。
【００２１】１６チャネル分の信号を受信し速度変換を
行うメモリとメモリ、時分割多重をするメモリが
ある。メモリには１〜８チャネル分の信号と書込みク
ロック、書込み制御信号、読出しクロック、読出
し制御信号が入力され、メモリには９〜１６チャネ
ル分の信号、メモリと同様の書込みクロック、書込
み制御信号、読出しクロックと読出し制御信号が
入力されている。メモリには速度変換された各チャネ
ルの信号と、書込みクロック、書込み制御信号、読
出し制御信号が入力されている。ファーストイン・フ
ァーストアウト・メモリ（以下ＦＩＦＯと略す）ＦＩＦ
Ｏ４とＦＩＦＯ１２とメモリの出力を接続し、ＦＩＦ
Ｏ５とＦＩＦＯ１３の出力を接続しＦＩＦＯ３７の入力
とし、つぎはＦＩＦＯ６とＦＩＦＯ１４とＦＩＦＯ３６
の接続のように以下同様な接続を行う。
行うメモリとメモリ、時分割多重をするメモリが
ある。メモリには１〜８チャネル分の信号と書込みク
ロック、書込み制御信号、読出しクロック、読出
し制御信号が入力され、メモリには９〜１６チャネ
ル分の信号、メモリと同様の書込みクロック、書込
み制御信号、読出しクロックと読出し制御信号が
入力されている。メモリには速度変換された各チャネ
ルの信号と、書込みクロック、書込み制御信号、読
出し制御信号が入力されている。ファーストイン・フ
ァーストアウト・メモリ（以下ＦＩＦＯと略す）ＦＩＦ
Ｏ４とＦＩＦＯ１２とメモリの出力を接続し、ＦＩＦ
Ｏ５とＦＩＦＯ１３の出力を接続しＦＩＦＯ３７の入力
とし、つぎはＦＩＦＯ６とＦＩＦＯ１４とＦＩＦＯ３６
の接続のように以下同様な接続を行う。
【００２２】図４は、本発明の第２実施例による時分割
多重回路の動作タイミングを示す図である。
多重回路の動作タイミングを示す図である。
【００２３】次に図３、図４を用いて、動作を説明す
る。
る。
【００２４】メモリ、メモリの書込み制御信号を
制御して１〜８チャネル分の信号をメモリ、９〜１６
チャネル分の信号をメモリのそれぞれの内部メモリに
取込む（図４、時間ｔ１）。続いて時間ｔ１にメモリ
内に書込まれたデータを読出し制御信号で制御して１
〜８チャネル分のデータを読出す。メモリから読出す
タイミングに合わせてメモリの書込み制御信号を制
御してチャネル１に対応する信号は直接多重出力として
出力し、チャネル２に対応する信号はＦＩＦＯ３７に、
チャネル３に対応する信号はＦＩＦＯ３６に、同様にチ
ャネル８に対応する信号はＦＩＦＯ３１に書込まれる
（図４、時間ｔ２）。この時、読出し制御信号でメモリ
、メモリの読出しを禁止しておく。
制御して１〜８チャネル分の信号をメモリ、９〜１６
チャネル分の信号をメモリのそれぞれの内部メモリに
取込む（図４、時間ｔ１）。続いて時間ｔ１にメモリ
内に書込まれたデータを読出し制御信号で制御して１
〜８チャネル分のデータを読出す。メモリから読出す
タイミングに合わせてメモリの書込み制御信号を制
御してチャネル１に対応する信号は直接多重出力として
出力し、チャネル２に対応する信号はＦＩＦＯ３７に、
チャネル３に対応する信号はＦＩＦＯ３６に、同様にチ
ャネル８に対応する信号はＦＩＦＯ３１に書込まれる
（図４、時間ｔ２）。この時、読出し制御信号でメモリ
、メモリの読出しを禁止しておく。
【００２５】次に、メモリを書込み制御信号と読出
し制御信号で制御を行い、メモリの出力をハイイン
ピーダンスにすることで禁止してＦＩＦＯ３１から読出
されたデータはＦＩＦＯ３２に書き込まれる。同様にＦ
ＩＦＯ３２から読出されたデータはＦＩＦＯ３３に、・
・・・ＦＩＦＯ３６から読出されたデータはＦＩＦＯ３
７に書き込まれシフトされる（図４、時間ｔ３）。この
時ＦＩＦＯ３７から読出されたデータは時分割多重信号
として出力される。以上の動作によりチャネル１〜８の
データを時分割多重する。時間ｔ１０以降は、メモリ
の読出しを不可として、メモリとメモリとの間で前
述の動作を行うことによりチャネル９〜１６の信号を時
分割多重することができ、時間ｔ１７までに１６チャネ
ル分のデータを時分割多重を行うことができる。
し制御信号で制御を行い、メモリの出力をハイイン
ピーダンスにすることで禁止してＦＩＦＯ３１から読出
されたデータはＦＩＦＯ３２に書き込まれる。同様にＦ
ＩＦＯ３２から読出されたデータはＦＩＦＯ３３に、・
・・・ＦＩＦＯ３６から読出されたデータはＦＩＦＯ３
７に書き込まれシフトされる（図４、時間ｔ３）。この
時ＦＩＦＯ３７から読出されたデータは時分割多重信号
として出力される。以上の動作によりチャネル１〜８の
データを時分割多重する。時間ｔ１０以降は、メモリ
の読出しを不可として、メモリとメモリとの間で前
述の動作を行うことによりチャネル９〜１６の信号を時
分割多重することができ、時間ｔ１７までに１６チャネ
ル分のデータを時分割多重を行うことができる。
【００２６】以上のようにチャネル数が１６に増加した
場合を例として説明したが、実施例による方式によって
更にチャネル数が増加した場合も同様に速度変換メモリ
を増加することで対応できる利点がある。
場合を例として説明したが、実施例による方式によって
更にチャネル数が増加した場合も同様に速度変換メモリ
を増加することで対応できる利点がある。
【００２７】
【発明の効果】以上説明したように、本発明の時分割多
重回路は、ファーストイン・ファーストアウトのメモリ
の読出し制御信号が削減でき、読出し制御が簡単にな
り、メモリの読出し制御信号生成回路の規模を縮小でき
る。またチャネル増加時は、速度変換用のメモリ部を増
加することにより実現できるので、メモリ部の回路規模
を最小限にできるなどの効果がある。
重回路は、ファーストイン・ファーストアウトのメモリ
の読出し制御信号が削減でき、読出し制御が簡単にな
り、メモリの読出し制御信号生成回路の規模を縮小でき
る。またチャネル増加時は、速度変換用のメモリ部を増
加することにより実現できるので、メモリ部の回路規模
を最小限にできるなどの効果がある。
【図１】本発明の第１実施例による時分割多重回路のブ
ロック図である。
ロック図である。
【図２】本発明の第１実施例による時分割多重回路の動
作タイミングを示す図である。
作タイミングを示す図である。
【図３】本発明の第２実施例による時分割多重回路のチ
ャネル数が１６の場合を示すブロック図である。
ャネル数が１６の場合を示すブロック図である。
【図４】本発明の第２実施例による時分割多重回路のチ
ャネル数が１６の場合の動作タイミングを示す図であ
る。
ャネル数が１６の場合の動作タイミングを示す図であ
る。
【図５】従来の時分割多重回路の構成を示すブロック図
である。
である。
【図６】従来の時分割多重回路の動作タイミングを示す
図である。
図である。
１ 第一メモリ ２ 第二メモリ ２１〜２８ 内部メモリ ， 速度変換メモリ 時分割多重用メモリ ３０〜３７ 時分割多重用内部メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 俊二 東京都港区西新橋三丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 中道 敦司 静岡県掛川市下俣４番２ 静岡日本電気株 式会社内
Claims (3)
- 【請求項１】 複数個のチャネルに割り付けられたデー
タを変換したチャネル数が一個の多重データを出力する
出力端子を備えた時分割多重回路において、 一つの第一書込み制御信号と一つの第一読出し制御信号
とが与えられ、この第一書込み制御信号に応じて一斉に
書込んだ複数チャネルのデータをこの第一読出し制御信
号に応じて一斉に読出す第一メモリと、 上記複数個のチャネルのデータに対応して設けられ直列
接続された内部メモリを備え、一つの第二書込み制御信
号と一つの第二読出し制御信号とが与えられこの第二読
出し制御信号の禁止状態の下で上記第一読出し制御信号
のタイミングと一致するタイミングの第二書込み制御信
号に応じて上記第一メモリから読出されたデータが書込
まれ、上記第一読出し制御信号の禁止状態の下でこの第
二読出し制御信号に応じて上記内部メモリのひとつに書
込まれたデータを読出してこの内部メモリの出力にその
入力が接続された内部メモリに与え、上記出力端子にそ
の出力が接続された内部メモリに書込まれたデータをこ
の出力端子に与える第二メモリとを備えたことを特徴と
する時分割多重回路。 - 【請求項２】 上記第一メモリおよび上記第二メモリに
含まれる内部メモリがファーストイン・ファーストアウ
ト・メモリである請求項１記載の時分割多重回路。 - 【請求項３】 複数チャネルの信号を時分割多重する回
路において、複数のチャネル信号出力を受信して伝送速
度を変換するファーストイン・ファーストアウト・メモ
リ部を複数有し上記各メモリ部の第ｎ番目の内部メモリ
の出力同志の接続から速度変換された複数の信号を一本
の時分割多重信号にする複数のファーストイン・ファー
ストアウト・メモリを直列接続したメモリ部を有するこ
とを特徴とする時分割多重回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-177358 | 1991-06-21 | ||
| JP17735891 | 1991-06-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563673A true JPH0563673A (ja) | 1993-03-12 |
Family
ID=16029573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30568091A Pending JPH0563673A (ja) | 1991-06-21 | 1991-10-25 | 時分割多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154355A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 回線多重化方法および回路 |
| US6246257B1 (en) | 1999-07-29 | 2001-06-12 | Fujitsu Limited | FIFO circuit |
-
1991
- 1991-10-25 JP JP30568091A patent/JPH0563673A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154355A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 回線多重化方法および回路 |
| US6246257B1 (en) | 1999-07-29 | 2001-06-12 | Fujitsu Limited | FIFO circuit |
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