JP3041994B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- chip
- semiconductor
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-
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＩＣカード等の半導体
装置に係り、詳細には、半導体装置を一層薄く、かつ効
率良く生産できる新規のものに関する。
装置に係り、詳細には、半導体装置を一層薄く、かつ効
率良く生産できる新規のものに関する。
【０００２】
【従来の技術】半導体チップを搭載した薄型の半導体装
置を製作する際に、半導体チップに電気的な接続を得る
方法として、従来は、ワイヤーボンディングやフリップ
チップボンディング等の方法が実施されている。
置を製作する際に、半導体チップに電気的な接続を得る
方法として、従来は、ワイヤーボンディングやフリップ
チップボンディング等の方法が実施されている。
【０００３】ワイヤーボンディング方法は、図９に示さ
れる如くに、基体１２上に半導体チップ１１を搭載し、
この半導体チップ１１上に形成されたチップ電極１４
（半導体チップ１１の接続用電極部）に、これとは別
に、基体１２上に外部取り出し電極１５を形成し、それ
らの電極１４及び１５間を電極取り出し用金ワイヤー１
３で接続するようにされる。
れる如くに、基体１２上に半導体チップ１１を搭載し、
この半導体チップ１１上に形成されたチップ電極１４
（半導体チップ１１の接続用電極部）に、これとは別
に、基体１２上に外部取り出し電極１５を形成し、それ
らの電極１４及び１５間を電極取り出し用金ワイヤー１
３で接続するようにされる。
【０００４】また、フリップチップボンディング方法
は、図１０に示される如くに、基体１２上にバンプ電極
１６を介して半導体チップ１１を搭載するようにされ
る。
は、図１０に示される如くに、基体１２上にバンプ電極
１６を介して半導体チップ１１を搭載するようにされ
る。
【０００５】
【発明が解決しようとする課題】ところが、上述の２つ
の従来例では、セラミック、ブリント板等の基体１２の
表面に半導体チップを搭載するため、基体１２と半導体
チップ１１の厚みに加え、前者では、ワイヤー１３のル
ープ高さによって薄型化が制限され、後者では、バンプ
電極１６の厚みも加えられて、それぞれその全体の厚み
が極めて大きくなるとともに、特に後者のフリップチッ
プボンディング方法によるバンプ電極のボンディングに
は、高い技術が要求される等の問題がある。
の従来例では、セラミック、ブリント板等の基体１２の
表面に半導体チップを搭載するため、基体１２と半導体
チップ１１の厚みに加え、前者では、ワイヤー１３のル
ープ高さによって薄型化が制限され、後者では、バンプ
電極１６の厚みも加えられて、それぞれその全体の厚み
が極めて大きくなるとともに、特に後者のフリップチッ
プボンディング方法によるバンプ電極のボンディングに
は、高い技術が要求される等の問題がある。
【０００６】また、製作工程の途中のワイヤーボンディ
ングやバンプはんだ等の個別処理に手間と時間を要し、
品質のばらつきや歩留りが悪いといった改善すべき事柄
も残されている。
ングやバンプはんだ等の個別処理に手間と時間を要し、
品質のばらつきや歩留りが悪いといった改善すべき事柄
も残されている。
【０００７】このように、ＩＣカード等の極薄型の半導
体装置、特に、それを一層薄くかつ効率良く生産するに
は、現状の技術では対応しきれなくなっていた。
体装置、特に、それを一層薄くかつ効率良く生産するに
は、現状の技術では対応しきれなくなっていた。
【０００８】かかる点に鑑み本発明は、一層薄く、かつ
効率良く生産できるようにされた半導体装置を提供する
ことを目的とする。
効率良く生産できるようにされた半導体装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上述の目的を達成すべ
く、本発明に係る半導体装置の製造方法は、外部取り出
し電極が形成された基体の表面とチップ電極が形成され
た半導体チップの表面とを略同一面になるように、基体
の厚み方向に沿って一つもしくは複数の半導体チップを
埋め込み、前記埋め込まれた状態で、前記基体の外部取
り出し電極及び半導体チップのチップ電極を除いてそれ
ぞれの表面上に選択的に絶縁膜を形成し、前記絶縁膜上
に前記基体の外部取り出し電極部と半導体チップのチッ
プ電極とを接続する導体パターンを形成する。また、好
ましく前記半導体チップと前記基体間に充填材を介在さ
せる。
く、本発明に係る半導体装置の製造方法は、外部取り出
し電極が形成された基体の表面とチップ電極が形成され
た半導体チップの表面とを略同一面になるように、基体
の厚み方向に沿って一つもしくは複数の半導体チップを
埋め込み、前記埋め込まれた状態で、前記基体の外部取
り出し電極及び半導体チップのチップ電極を除いてそれ
ぞれの表面上に選択的に絶縁膜を形成し、前記絶縁膜上
に前記基体の外部取り出し電極部と半導体チップのチッ
プ電極とを接続する導体パターンを形成する。また、好
ましく前記半導体チップと前記基体間に充填材を介在さ
せる。
【００１０】
【作用】本発明に係る半導体装置においては、基体の厚
み方向に沿って半導体チップが埋め込まれているため、
半導体チップ上に形成されるチップ電極と基体の表面と
を略面一とすることができ、従って、全体の厚みを半導
体チップの厚み分程度に薄くすることが可能となる。
み方向に沿って半導体チップが埋め込まれているため、
半導体チップ上に形成されるチップ電極と基体の表面と
を略面一とすることができ、従って、全体の厚みを半導
体チップの厚み分程度に薄くすることが可能となる。
【００１１】また、導体配線パターン，電極及び絶縁膜
は、半導体技術で通常用いられる方法と同様に蒸着，Ｃ
ＶＤ，メッキ等によって基体及び半導体チップの上面に
付着させ、フォトリソグラフ技術によってパターンを形
成することで形成することができるので、品質のばらつ
きや歩留りが改善され、かつ生産効率も向上する。
は、半導体技術で通常用いられる方法と同様に蒸着，Ｃ
ＶＤ，メッキ等によって基体及び半導体チップの上面に
付着させ、フォトリソグラフ技術によってパターンを形
成することで形成することができるので、品質のばらつ
きや歩留りが改善され、かつ生産効率も向上する。
【００１２】
【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。図１〜図８は、本発明に係る半導体装置の各実
施例を示し、それらの図において、対応する部分には共
通の符号を付して重複説明を省略する。
明する。図１〜図８は、本発明に係る半導体装置の各実
施例を示し、それらの図において、対応する部分には共
通の符号を付して重複説明を省略する。
【００１３】第１実施例：この例は、図１ａ及びｂに示
される如くに、基体２０の厚み方向に沿って設けられた
凹部２０ａに半導体チップ１１全体が埋め込まれてい
る。この半導体チップ１１は基体２０上に一つもしくは
複数個、目的とする用途の容量に応じて適数個埋め込ま
れる。
される如くに、基体２０の厚み方向に沿って設けられた
凹部２０ａに半導体チップ１１全体が埋め込まれてい
る。この半導体チップ１１は基体２０上に一つもしくは
複数個、目的とする用途の容量に応じて適数個埋め込ま
れる。
【００１４】また、前記半導体チップ１１上にチップ電
極１４が形成されるとともに、基体１２の表面の一端側
には所定数の外部取り出し電極１８が形成されている。
そして、各電極１４，１８を除く表面に絶縁膜１９が形
成されるとともに、各電極１４，１８間は、例えばフォ
トリソグラフ技術等の従来の半導体技術により、導体配
線パターン１７で接続されている。
極１４が形成されるとともに、基体１２の表面の一端側
には所定数の外部取り出し電極１８が形成されている。
そして、各電極１４，１８を除く表面に絶縁膜１９が形
成されるとともに、各電極１４，１８間は、例えばフォ
トリソグラフ技術等の従来の半導体技術により、導体配
線パターン１７で接続されている。
【００１５】このように構成された本実施例の半導体装
置にあっては、基体２０の厚み方向に沿って半導体チッ
プ１１が埋め込まれているため、半導体チップ１１上に
形成されたチップ電極１４と、基体２０の表面とを略面
一とすることができ、従って、全体の厚みを半導体チッ
プ１１の厚み分程度に薄くでき、実験によると１ｍｍの
極薄の基板とすることができた。
置にあっては、基体２０の厚み方向に沿って半導体チッ
プ１１が埋め込まれているため、半導体チップ１１上に
形成されたチップ電極１４と、基体２０の表面とを略面
一とすることができ、従って、全体の厚みを半導体チッ
プ１１の厚み分程度に薄くでき、実験によると１ｍｍの
極薄の基板とすることができた。
【００１６】また、導体配線パターン１７，電極１４，
１８及び絶縁膜１９は、半導体技術で通常用いられる方
法と同様に、蒸着，ＣＶＤ，メッキ等によって基体２０
及び半導体チップ１１の上面に付着させ、フォトリソグ
ラフ技術によってパターンを形成することで形成するこ
とができるので、品質のばらつきや歩留りが改善されか
つ生産効率も向上する。
１８及び絶縁膜１９は、半導体技術で通常用いられる方
法と同様に、蒸着，ＣＶＤ，メッキ等によって基体２０
及び半導体チップ１１の上面に付着させ、フォトリソグ
ラフ技術によってパターンを形成することで形成するこ
とができるので、品質のばらつきや歩留りが改善されか
つ生産効率も向上する。
【００１７】なお、基体２０は、半導体チップ１１の保
持固定、並びに保護、及び全体の剛性確保の役目も果た
す。
持固定、並びに保護、及び全体の剛性確保の役目も果た
す。
【００１８】第２実施例：この例は、図２に示される如
くに、基板２１の上面に従来技術と同様に半導体チップ
１１をダイボンドし、半導体チップ１１のチップ電極１
４面と同じ高さとなるように充填材２２を適当な方法で
形成した後、絶縁膜１９，導体配線パターン１７，外部
取り出し電極１８を形成した構成となっている。
くに、基板２１の上面に従来技術と同様に半導体チップ
１１をダイボンドし、半導体チップ１１のチップ電極１
４面と同じ高さとなるように充填材２２を適当な方法で
形成した後、絶縁膜１９，導体配線パターン１７，外部
取り出し電極１８を形成した構成となっている。
【００１９】この例では、基板２１と充填材２２との複
合体が第１実施例の基体２０に相当することになり、上
述と同様な作用効果が得られる。
合体が第１実施例の基体２０に相当することになり、上
述と同様な作用効果が得られる。
【００２０】第３実施例：この例は、図３に示される如
くに、セラミックや樹脂の固体の基体２０に半導体チッ
プ１１を搭載するための凹部２０ａを設け、その凹部２
０ａに半導体チップ１１をダイボンデンドし、半導体チ
ップ１１と基体２０との隙間を埋めて半導体チップ１１
を保持し、かつ半導体チップ１１の電極１４の上面と基
体２０及び充填材２２の上面が面一となるようになした
後、絶縁膜１９，導体配線パターン１７，外部取り出し
電極１８を形成した構成となっている。
くに、セラミックや樹脂の固体の基体２０に半導体チッ
プ１１を搭載するための凹部２０ａを設け、その凹部２
０ａに半導体チップ１１をダイボンデンドし、半導体チ
ップ１１と基体２０との隙間を埋めて半導体チップ１１
を保持し、かつ半導体チップ１１の電極１４の上面と基
体２０及び充填材２２の上面が面一となるようになした
後、絶縁膜１９，導体配線パターン１７，外部取り出し
電極１８を形成した構成となっている。
【００２１】この例でも、基板２１と充填材２２との複
合体が第１実施例の基体１２に相当することになり、上
述と同様な作用効果が得られる。
合体が第１実施例の基体１２に相当することになり、上
述と同様な作用効果が得られる。
【００２２】第４実施例：この例は、図４に示される如
くに、基体２０の半導体チップ１１を搭載する部分に基
体２０の厚み方向に貫通する孔２０ｂを穿設し、充填材
２２で半導体チップ１１を保持し、かつ半導体チップ１
１の電極１４の上面と基体２０及び充填材２２の上面が
面一となるようになした後、絶縁膜１９，導体配線パタ
ーン１７，外部取り出し電極１８を形成した構成となっ
ている。
くに、基体２０の半導体チップ１１を搭載する部分に基
体２０の厚み方向に貫通する孔２０ｂを穿設し、充填材
２２で半導体チップ１１を保持し、かつ半導体チップ１
１の電極１４の上面と基体２０及び充填材２２の上面が
面一となるようになした後、絶縁膜１９，導体配線パタ
ーン１７，外部取り出し電極１８を形成した構成となっ
ている。
【００２３】この例でも、基板２１と充填材２２との複
合体が第１実施例の基体１２に相当することになり、上
述と同様な作用効果が得られる。
合体が第１実施例の基体１２に相当することになり、上
述と同様な作用効果が得られる。
【００２４】第５実施例：この例は、図５に示される如
くに、上述の実施例１〜４によって提供される半導体装
置の保護、または械的強度を補強すべく、半導体装置の
外周に保護体２４を設けた構成となっている。なお、符
号２６は保護体２４と基体上面層との間に介装された絶
縁保護膜である。
くに、上述の実施例１〜４によって提供される半導体装
置の保護、または械的強度を補強すべく、半導体装置の
外周に保護体２４を設けた構成となっている。なお、符
号２６は保護体２４と基体上面層との間に介装された絶
縁保護膜である。
【００２５】第６実施例：この例は、図６及び図７に示
される如くに、半導体チップ１１の他に、例えば抵抗等
のそれ以外のチップ部品２３を同様な態様で搭載した構
成となっている。なお、符号２４はチップ部品２３の電
極である。
される如くに、半導体チップ１１の他に、例えば抵抗等
のそれ以外のチップ部品２３を同様な態様で搭載した構
成となっている。なお、符号２４はチップ部品２３の電
極である。
【００２６】この第６実施例は、半導体チップ１１及
び、例えば抵抗等のそれ以外のチップ部品２３を、半導
体技術で通常用いられる方法と同様に、蒸着，ＣＶＤ，
メッキ等によって製造し、導体配線パターン１７，電極
１４，１８及び絶縁膜１９を、フォトリソグラフ技術に
よってパターンを形成することにより、半導体装置を得
られるので、画期的な技術を提供できるものとなる。
び、例えば抵抗等のそれ以外のチップ部品２３を、半導
体技術で通常用いられる方法と同様に、蒸着，ＣＶＤ，
メッキ等によって製造し、導体配線パターン１７，電極
１４，１８及び絶縁膜１９を、フォトリソグラフ技術に
よってパターンを形成することにより、半導体装置を得
られるので、画期的な技術を提供できるものとなる。
【００２７】なお、以上の各実施例において、導体配線
パターン１７を形成するチップ電極１４面と基体２０の
上面、又は充填材１７の上面は完全に面一でなくともよ
く、配線電極用の導体膜を切れ目なく連続して付着でき
る程度の小さな段差や、うねりを持ってもよい。仮に、
段差等が配線電極用の導体膜を切れ目なく連続して付着
できない程大きい場合には導体配線パターン１７に段差
での不連続を生じさせないように、図９に示される如く
に、段差部にテーパー部２５を設けることによって半導
体チップ１１の電極１４面と基体２０の上面は必ずしも
面一でなくともよい。
パターン１７を形成するチップ電極１４面と基体２０の
上面、又は充填材１７の上面は完全に面一でなくともよ
く、配線電極用の導体膜を切れ目なく連続して付着でき
る程度の小さな段差や、うねりを持ってもよい。仮に、
段差等が配線電極用の導体膜を切れ目なく連続して付着
できない程大きい場合には導体配線パターン１７に段差
での不連続を生じさせないように、図９に示される如く
に、段差部にテーパー部２５を設けることによって半導
体チップ１１の電極１４面と基体２０の上面は必ずしも
面一でなくともよい。
【００２８】すなわち、本発明の目的とする全体の薄型
化の一手段として、半導体チップ１１を埋め込む点での
いろいろな最良の手段は、本発明の趣旨に包括されるも
のである。
化の一手段として、半導体チップ１１を埋め込む点での
いろいろな最良の手段は、本発明の趣旨に包括されるも
のである。
【００２９】
【考案の効果】以上の説明から明らかな如く、本発明に
係る半導体装置によれば、基体の厚み方向に沿って半導
体チップが埋め込まれた構造とされるため、半導体チッ
プ上に形成されるチップ電極と基体の表面とを略面一と
することができ、全体の厚みを半導体チップの厚み分程
度に薄くすることが可能となる。また、導体配線パター
ン，電極及び絶縁膜は、半導体技術等で通常用いられる
方法と同様に蒸着，ＣＶＤ，メッキ等によって、基体及
び半導体チップの上面に付着させ、フォトリソグラフ技
術によってパターンを形成することで形成することがで
きるので、品質のばらつきや歩留りを改善でき、かつ生
産効率を向上させることができる。
係る半導体装置によれば、基体の厚み方向に沿って半導
体チップが埋め込まれた構造とされるため、半導体チッ
プ上に形成されるチップ電極と基体の表面とを略面一と
することができ、全体の厚みを半導体チップの厚み分程
度に薄くすることが可能となる。また、導体配線パター
ン，電極及び絶縁膜は、半導体技術等で通常用いられる
方法と同様に蒸着，ＣＶＤ，メッキ等によって、基体及
び半導体チップの上面に付着させ、フォトリソグラフ技
術によってパターンを形成することで形成することがで
きるので、品質のばらつきや歩留りを改善でき、かつ生
産効率を向上させることができる。
【図１】本発明に係る半導体装置の第１実施例の平面
図、及び断面図。
図、及び断面図。
【図２】第２実施例の断面図。
【図３】第３実施例の断面図。
【図４】第４実施例の断面図。
【図５】第５実施例の断面図。
【図６】第６実施例の断面図。
【図７】第７実施例の断面図。
【図８】変形例の断面図。
【図９】従来の半導体装置の説明に供される図。
【図１０】他の従来の半導体装置の説明に供される図。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 321
Claims (2)
- 【請求項１】 外部取り出し電極が形成された基体の表
面とチップ電極が形成された半導体チップの表面とを略
同一面になるように、基体の厚み方向に沿って一つもし
くは複数の半導体チップを埋め込み、前記埋め込まれた
状態で、前記基体の外部取り出し電極及び半導体チップ
のチップ電極を除いてそれぞれの表面上に選択的に絶縁
膜を形成し、前記絶縁膜上に前記基体の外部取り出し電
極部と半導体チップのチップ電極とを接続する導体パタ
ーンを形成したことを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１において、前記半導体チップと
前記基体間に充填材を介在させたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056244A JP3041994B2 (ja) | 1991-01-31 | 1991-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056244A JP3041994B2 (ja) | 1991-01-31 | 1991-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136214A JPH05136214A (ja) | 1993-06-01 |
| JP3041994B2 true JP3041994B2 (ja) | 2000-05-15 |
Family
ID=13021680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056244A Expired - Fee Related JP3041994B2 (ja) | 1991-01-31 | 1991-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3041994B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4561870B2 (ja) | 2008-05-14 | 2010-10-13 | 株式会社デンソー | 電子装置およびその製造方法 |
-
1991
- 1991-01-31 JP JP3056244A patent/JP3041994B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136214A (ja) | 1993-06-01 |
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