JP3071274B2 - 半導体メモリ装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体メモリ装置、
特に１トランジスタ、１キャパシタから成るメモリセル
を構成要素とするダイナミックメモリ装置の構造と製法
に関するものである。

【０００２】

【従来の技術】半導体メモリ装置、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は近年高密度化の傾
向が著しく、チップ当りのビット数は約３年で４倍の割
合いで増大されつつある。このような目ざましい高密度
化は、露光技術に代表される微細加工技術によるところ
が大きいが、同時に微細化に耐えうるデバイス技術も重
要である。ＤＲＡＭでは情報をメモリセルの微小キャパ
シタの電荷の有無として蓄積しているので、限られたセ
ル面積で必要な静電容量を確保することと、データ再書
きこみが行われるまでのリフレッシュサイクル時間中デ
ータを保持するためにメモリセルにおけるリーク電流を
低減することが強く要求される。前者の要求にはキャパ
シタを３次元的に作りこむトレンチキャパシタセルやス
タックトキャパシタセルが提案され、実用化されてい
る。また、後者の要求に対しては、半導体結晶の品質を
向上させるとか、基板不純物濃度を調整して、空乏層の
のびを抑制してリーク電流を低減させる試みがなされて
いる。

【０００３】従来の高密度ＤＲＡＭセルの一例として、
スタックトキャパシタセルについて図５に示し以下に説
明する。

【０００４】図５はメモリセルの断面を示すものであ
る。Ｐ型のシリコン半導体基板１０１上に、基板よりも
Ｐ型不純物濃度の高いＰウェル領域１０２が存在し、そ
の中にメモリセル全体が納められている。分離用のフィ
ールド酸化膜１０３によって囲まれたアクティブ領域に
ゲート酸化膜１０４、ゲート電極１０５およびソース・
ドレインＮ⁺ 拡散層１０６から構成されるスイッチング
トランジスタ（ＭＯＳＦＥＴ）が形成されている。この
スイッチングトランジスタの上方には、絶縁膜１０７を
介して、下側電極１０９、誘電体薄膜１１０、および上
側電極１１１から構成されるスタックトキャパシタが形
成されている。さらにキャパシタの上には絶縁膜１１
２、ビット線１１４が形成されている。スイッチングト
ランジスタの一方のＮ⁺ 拡散層にはコンタクトホール１
０８を介して、キャパシタの下側電極１０９が、また他
方のＮ⁺ 拡散層にはコンタクトホール１１３を介してビ
ット線１１４が電気的に接続されている。ゲート電極１
０５は紙面垂直方向にのびワード線としても機能する。

【０００５】次に、このようなメモリセルの動作につい
て簡単に説明する。まず、ワード線１０５をハイレベル
にすることにより、スイッチングトランジスタを導通さ
せ、ビット線１１４より情報を書きこむ。ワード線１０
５をローレベルにすることにより、スイッチングトラン
ジスタを非導通状態にし、データを保持する。読み出し
の際には、まずビット線１１４をある電位にプリチャー
ジしたのち、ワード線１０５をたち上げ、スイッチング
トランジスタを導通させ、キャパシタの電荷と、ビット
線１１４の電荷の再配分を行い、ビット線電位をセンス
アンプにより検出する。

【０００６】

【発明が解決しようとする課題】しかしながら、前記構
成の装置では、微細化に際し、隣接セル間のリークや、
トランスファゲートトランジスタのオフリークを減少さ
せるために、フィールド酸化膜下の基板不純物濃度やト
ランスファゲートトランジスタのチャネル領域の不純物
濃度を高め、空乏層ののびを縮小させてやる必要があっ
た。これらの高濃度化により、トランスファゲートトラ
ンジスタのソース・ドレイン拡散層と基板間とのＰＮ接
合にかかる電界が高まり、接合リーク電流が増大し、メ
モリセルのデータ保持時間が劣化するという欠点があっ
た。ＤＲＡＭでは１世代ごとに容量が４倍になるととも
に、リフレッシュ期間は２倍になっており、さらに最近
では低消費電力をねらった製品では、リフレッシュ期間
は１００ｍｓ以上にもなってきている。このような状況
において、従来技術では満足できるものは得られなかっ
た。

【０００７】この発明は以上述べたデータ保持時間が劣
化するという問題点を除去するため、接合のリーク電流
を減少させ、リフレッシュ特性の優れたメモリ装置を提
供することを目的とする。

【０００８】

【課題を解決するための手段】この発明は前述の目的の
ため、トランスファゲートトランジスタのパンチスルー
防止のための高濃度不純物領域と、隣接セル間リーク防
止のための高濃度不純物領域とを、基板の比較的深い位
置に配し、ソース・ドレイン拡散層との距離をとり、接
合リーク電流を減少させるようにしたものである。

【０００９】

【作用】前述したように本発明は、フィールドのチャネ
ルストップあるいはパンチスルー防止のための高濃度Ｐ
型領域をＮ型拡散層と離して形成するようにしたので、
接合部におけるリーク電流を減少させることができ、メ
モリセルのデータ保持時間を延ばすことができる。ま
た、ストレージノードコンタクト部では基板の深い部分
に高濃度Ｐ型層が存在して、ポテンシャルバリアとして
働くので、基板中に入射したα粒子によって発生する電
荷がストレージノードへ集りにくくなり、ソフトエラー
耐性が向上する。

【００１０】

【実施例】図１はこの発明の第１の実施例を示す断面図
であって、１はＰ型の不純物濃度１×１０¹⁵ないし１×
１０¹⁶ｃｍ^-3のシリコン単結晶基板であって、その上に
素子分離のためのフィールド酸化膜２が形成されてい
る。フィールド酸化膜２が形成されていないシリコン基
板上にはスイッチングトランジスタ５１が形成されてい
る。スイッチングトランジスタ５１はゲート酸化膜３、
ソース・ドレインＮ型拡散層６およびゲート電極４から
構成されている。ゲート酸化膜３の直下のシリコン基板
１にはピーク濃度１×１０¹⁷ｃｍ^-3程度のＰ型層５が形
成されている。このＰ型拡散層５は、スイッチングトラ
ンジスタ５１のゲート４下では基板表面直下に、それ以
外のアクティブ領域では表面よりも０．２〜０．５μｍ
ぐらいの深さの所に作られており、フィールド酸化膜２
のエッジまで連続している。スイッチングトランジスタ
５１の上には絶縁用の層間膜７があり、この膜にあけら
れたコンタクトホール８によりスイッチングトランジス
タ５１とキャパシタ５２が接続されている。キャパシタ
５２は下側電極（ストレージノード）９、誘電体薄膜１
０および上側電極（セルプレート）１１から構成されて
いる。さらにキャパシタ５２の上部には絶縁膜１２を隔
て、ビット線１５が形成されている。ビット線１５は、
絶縁膜７にあけられたコンタクトホール１３を介してス
イッチングトランジスタ５１の拡散層６に接続されてい
る。図示はしていないが、最上層には保護のためのパッ
シベーション膜が形成されている。

【００１１】次に、このメモリ装置の製造方法について
図２（Ａ）〜（Ｃ）を用いて説明する。

【００１２】まず、Ｐ型シリコン基板１を用意し、選択
酸化法などにより膜厚４００ないし８００ｎｍのフィー
ルド酸化膜２を形成する。この際、通常行っているフィ
ールド酸化膜下へのＰ型不純物イオン注入、いわゆるチ
ャネルストップインプラは行わない。つづいてスイッチ
ングトランジスタのゲート酸化膜３を熱酸化により、１
０ないし２０ｎｍの膜厚で形成し、その上にゲート電極
４となるポリシリコンをＣＶＤ（化学的気相成長）法に
より膜厚３００ないし４００ｎｍ堆積させ、導電性をも
たせるため例えばリンを高濃度にドープし、パターニン
グする（図２（Ａ）参照）。ポリシリコンの他にゲート
電極として、高融点金属やシリサイド、あるいはポリシ
リコンの上にシリサイドを積層したポリサイド構造を用
いることもできる。

【００１３】つづいて図２（Ｂ）のように、パターニン
グして、ゲート電極４の上からボロン（Ｂ）をエネルギ
ー１００ないし２００ｋｅＶ、ドーズ量１×１０¹²ない
し５×１０¹²ｃｍ^-2の条件でイオン注入し、Ｐ型拡散層
５を形成する。このＰ型拡散層５は、前記の条件で行う
とアクティブ領域のゲート電極４のある部分では基板表
面直下に、ゲート電極のない部分では表面から０．３〜
０．５μｍ程度の深さの所に形成される。また、フィー
ルド領域のゲート電極のない部分のフィールド酸化膜２
直下の基板表面にも形成される。つづいて、スイッチン
グトランジスタのソース・ドレインＮ型拡散層６をゲー
ト電極４をマスクとして用い、イオン注入により形成す
る。注入条件としてはイオン種ヒ素で、エネルギー３０
ないし４０ｋｅＶ、ドーズ量１×１０¹⁴ないし５×１０
¹⁵ｃｍ^-2程度が適当である。このようにして、Ｐ型拡散
層５と接しないように深さ０．１〜０．２μｍのＮ型拡
散層６を形成する。なお、Ｎ型拡散層６はＰ型拡散層５
形成に先だって形成するようにしてもよい。さらに、そ
のソース・ドレイン拡散層６を１×１０¹⁹ｃｍ^-3以下の
低濃度にし、ゲート電極４側面にサイドウォールを形成
したのち高濃度Ｎ型拡散層をサイドウォール外側に形成
しスイッチングトランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることもできる。

【００１４】次に図２（Ｃ）のように、全面に層間絶縁
用の酸化膜７をＣＶＤ法により堆積し、コンタクトホー
ル８を開孔する。全面にポリシリコンをＣＶＤ法により
１００ないし３００ｎｍ堆積し、不純物（例えばリン）
を導入したのちパターニングしてキャパシタのストレー
ジノード電極９を形成する。その上に窒化シリコン膜１
０をＣＶＤ法により５ないし１０ｎｍ堆積させ、リーク
電流および欠陥密度を低減させるために、９００℃程度
の酸素雰囲気中でアニールを行う。さらにその上にキャ
パシタのセルプレート電極１１となるポリシリコンをス
トレージノード電極と同様な方法で形成する。以降の工
程については図示は省略するが、キャパシタとビット線
との絶縁用の層間膜をＣＶＤ法で形成し、ビット線とス
イッチングトランジスタの接続用のコンタクトホールを
開孔し、ビット線をアルミ系合金で形成・パターニング
する。アルミ系合金以外にシリサイドやポリサイド等を
用いることもできる。最後にパッシベーション膜を形成
しウェハプロセスを終了する。

【００１５】次に図３を用いて本発明の第２の実施例に
ついて説明する。第１の実施例と同一部位については同
一の符号を付与している。

【００１６】この図において、２１はＰ型拡散層であ
り、フィールド酸化膜２の直下およびアクティブ領域の
表面から離れた基板中に形成されている。また、２２は
スイッチングトランジスタのパンチスルー防止のための
深さ０．１μｍ程度の浅いＰ型層である。この層の不純
物濃度は基板濃度、スイッチングトランジスタのゲート
酸化膜厚およびゲート長などとの関連で最適化されなけ
ればならないが、ピーク濃度として概ね１×１０¹⁷ない
し５×１０¹⁷ｃｍ^-3程度にする。基板の上部の構成につ
いては第１の実施例と同一である。

【００１７】つづいて、第２の実施例の製造方法につい
て、図４（Ａ）、（Ｂ）を用いて説明する。

【００１８】まず図４（Ａ）のように、Ｐ型シリコン基
板１を用意し、選択酸化法などにより膜厚４００ないし
８００ｎｍのフィールド酸化膜２を形成する。この後、
ボロンを１００〜２００ｋｅＶ、ドース量１×１０¹²〜
５×１０¹²ｃｍ^-2の条件でイオン注入すると、図４
（Ａ）のようにアクティブ領域では基板表面から離れた
深い位置にＰ型拡散層２１が形成される。

【００１９】つづいて、スイッチングトランジスタのゲ
ート酸化膜３を熱酸化により１０ないし２０ｎｍ形成し
たのち、ＢＦ₂ ⁺ をエネルギー３０ｋｅＶ程度、ドーズ
量２×１０¹³ｃｍ^-2程度でイオン注入してＰ型領域２２
を形成する。このイオン注入はゲート酸化膜形成前に行
ってもよく、また、ＢＦ₂ ⁺ のかわりにＢ⁺ をエネルギ
ーを下げて使用することもできる。

【００２０】つづいて図４（Ｂ）のように、ゲート電極
４の形成、パターニングし、ソース・ドレインＮ型拡散
層６をイオン注入で形成する。

【００２１】以降は第１の実施例と同様な方法でウェハ
プロセスをすすめる。

【００２２】以上２つの実施例ではメモリセルとして、
スタックトセルを例にしたが、これ以外の種々のダイナ
ミックＲＡＭセルに適用することもできる。

【００２３】

【発明の効果】以上詳細に説明したように、この発明に
よれば、フィールドのチャネルストップあるいはパンチ
スルー防止のための高濃度Ｐ型領域をＮ型拡散層と離し
て形成しているため、接合部におけるリーク電流を減少
させることができ、メモリセルのデータ保持時間を延ば
すことができる。また、ストレージノードコンタクト部
では基板の深い部分に高濃度Ｐ型層が存在して、ポテン
シャルバリアとして働くので、基板中に入射したα粒子
によって発生する電荷がストレージノードへ集りにくく
なり、ソフトエラー耐性が向上する。このようにリフレ
ッシュ特性のすぐれた信頼性の高いメモリ装置を実現で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の断面図。

【図２】第１の実施例の製造方法。

【図３】本発明の第２の実施例の断面図。

【図４】第２の実施例の製造方法。

【図５】従来例。

【符号の説明】

５ Ｐ型拡散層 ５１ スイッチングトランジスタ ５２ キャパシタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に形成された
   素子分離領域に囲まれたアクティブ領域に形成されたゲ
   ート絶縁膜、ゲート電極およびソース、ドレインとして
   の第２導電型拡散層とから構成されるトランジスタ部
   と、 該トランジスタ部のゲート絶縁膜直下およびゲート電極
   が形成されていない前記アクティブ領域の基板表面から
   離れた深い位置の第１導電型の不純物拡散領域とから構
   成されることを特徴とする半導体メモリ装置。
2. 【請求項２】 （ａ）第１導電型の半導体基板に素子分
   離領域を形成し、該素子分離領域以外の前記半導体基板
   にゲート絶縁膜を形成し、その上にゲート電極を形成す
   る工程と、 （ｂ）イオン注入法により、前記ゲート電極の直下およ
   び該ゲート電極が存在しない領域の基板表面から離れた
   基板中に第１導電型不純物層を形成する工程と、 （ｃ）前記ゲート電極をマスクにして、イオン注入法に
   より基板表面に前記第１導電型不純物層と接しないよう
   第２導電型不純物層を形成する工程とを含むことを特徴
   とする半導体メモリ装置の製造方法。
3. 【請求項３】 （ａ）第１導電型の半導体基板に素子分
   離を形成する工程と、 （ｂ）イオン注入法により、前記素子分離領域直下およ
   び該素子分離領域以外のの基板表面から離れた基板中に
   第１導電型不純物拡散層を形成する工程と、 （ｃ）前記素子分離領域以外の前記基板上にゲート絶縁
   膜、ついでその上にゲート電極を形成する工程と、 （ｄ）前記ゲート電極をマスクにして、イオン注入法に
   より前記基板表面に前記第１導電型不純物層と接しない
   ように第２導電型不純物層を形成する工程を含むことを
   特徴とする半導体メモリ装置の製造方法。