JPS62208661A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 第１の実施例の模式図（第１図） 第１の製造方法例の工程図（第２図） 第２の実施例の模式図（第３図） 第２の製造方法例の工程図（第４図） 従来構造例の模式図（第５図） 発明の効果 〔概　要〕 トレンチキャパシタを有するダイナミックランダムアク
セスメモリ　（以下略してＤＲＡＭと記す）セルにおい
て、トレンチＭＯ３構造における基板Ｓ側を対向電極に
、トレンチに誘電体層を介して埋込まれる導電層Ｍ側を
蓄積電極としてキャパシタ間の干渉及びソフトエラーを
防止し、且つトレンチ側面に絶縁層を介在させてトレン
チ内面に形成される高不純物濃度の対向電極用導電層か
ら製造工程中の熱履歴によって不純物がトレンチの周囲
に散逸するのを抑止してキャパシタ容量が減少するのを
防止する。

〔産業上の利用分野〕

本発明は高集積、高性能のＤＲＡＭセルの構造に関する
。

トレンチキャパシタはキャパシタ部が立体的（溝状）に
構成されたＭＯ３構造で、２５６にピッ）ＤＲＡＭまで
一般的に用いられてきたブレーナ型セルに比べて、実効
的なキャパシタ面積を広くとることができるため、小型
で大きな蓄積容量が得られる特徴がある。

然しなから、トレンチキャパシタは以下に説明する問題
点を有し、更に小型で蓄積容量が大きく、高集積化して
もパンチスルーが起こらない構造が要望される。

〔従来の技術〕

第５図はトレンチキャパシタセルの従来例を示す模式側
断面図である。

図において、５１は半導体基板でｐ型珪素（ｐ−３ｉ）
基板、５２はセル領域を画定するフィールド絶縁層で二
酸化珪素（ＳｉＯ□）層、５３は蓄積電極で反転層を形
成する電子、５４は誘電体層、５５は多結晶珪素（ポリ
Ｓｉ）層よりなるセルプレート（対向電極）で、反転層
５３、誘電体層５４、セルプレート５５により蓄積キャ
パシタが構成される。

５６はゲート絶縁層、５７はポリＳｔよりなるワード線
、５８Ａ　、５８Ｂは高濃度不純物導入領域でｎ゛型ソ
ース／ドレイン（Ｓ　／　Ｄ　）　領域である。該Ｓ　
／　Ｄ　ｊｌ域５８Ａ　、５８Ｂと、ワード線５７をゲ
ートとして旧Ｓ　トランジスタ（ＰＥＴ）が構成される
。

そして、Ｓ／Ｄ領域５８Ａとコンタクトし、基板上にお
いてワード線５７と垂直方向に、例えばアルミニウム（
八ｌ）よりなるビット線５９が形成される。

この場合、蓄積キャパシタとＭＩＳ）ランジスタとの接
続はＳｌＤｅＭ域５８Ｂと反転層５３間で行われ、従っ
て基板側の反転層５３が情報電荷を蓄積する蓄積電極と
なる。

該ＤＲＡＭセルは図の右側に示されるように、近傍部に
隣接セルの蓄積キャパシタがフィールド絶縁膜５２を隔
てて形成されている。点線は基板内に拡がった空乏層の
先端を表し、同図には隣接するキャパシタ同士がパンチ
スルーを起こしている状態が示されている。

このような従来のトレンチキャパシタセルは、プレーナ
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。

■　書込み電圧の損失 蓄積キャパシタはトレンチ内に形成されたＭＯ３構造の
反転層５３とセルプレート５５間の容量を用いるため、
セルプレート５５の電圧に対して反転層５３を形成する
ための闇値電圧分だけ低下した電圧までしか書き込むこ
とができず、電源電圧を有効に利用できない。

■　キャパシタ間のパンチスルー 上記電圧損失を小さくするためには、基板の不純物濃度
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が損なわれる。

また、トレンチ内の表面に沿って基板と逆導電型の領域
を形成する、いわゆる旧−Ｃキャパシタの構造にすれば
電圧損失の問題はなくなるが、この逆導電型領域の拡散
深さ分だけ隣接トレンチキャパシタ間の間隔が縮まった
ことになり、パンチスルーの危険性は増す。

更にこの際、トレンチ側壁に不純物を導入するプロセス
は、イオン注入で出来ないため製造が極めて困難である
。

■　ソフトエラー 基板中に蓄積電極（反転層）５３がら空乏層が広く拡が
り基板中に発生した小数キャリアを捕獲し易く、例えば
α線入射によるソフトエラーを起こし易い。

以上のような欠点がトレンチキャパシタの実用化に対し
て大きな障害となっていた。

〔発明が解決しようとする問題点〕

本発明が解決しようとする問題点は、上記のように従来
のトレンチキャパシタに適用されていたトレンチＭＯ５
構造において生じていた、隣接する蓄積キャパシタ間の
パンチスルーの問題、ソフトエラーの問題、及びセルプ
レート配設による集積度の低下の問題と、更には大きな
蓄積容量を確保する問題である。

〔問題点を解決するための手段〕

上記問題点は、半導体基体に形成された溝と、線溝の内
面に形成され底部に開孔を有する絶縁層と、 該開孔の内部を含む該絶縁層上に皮膜状に形成され、該
開孔部において該半導体基体とオーミックに接続する第
１の導電層と、 該第１の感電層上に形成された誘電体層と、該絶縁層、
第１の導電層、及び誘電体層を介して該構内に埋込まれ
た第２の導電層とによって構成される蓄積キャパシタと
、 該半導体基体面に形成されたＭＩＳ）ランジスタとを有
し、 該蓄積キャパシタの該第２の導電層が第３の導電層によ
り該ＭＩＳトランジスタの一方のソース／ドレイン領域
にオーミックに接続されてなる本発明によるダイナミッ
クランダムアクセスメモリによって解決される。

〔作　用〕

即ち本発明のＤＩ？ＡＭセルは、トレンチＭＯ３構造に
おける基板Ｓ側を対向電極に、トレンチに誘電体層を介
して埋込まれる導電層Ｍ側を蓄積電極としてキャパシタ
間の干渉及びソフトエラーを防止し、これによってＤＲ
ＡＦＩセルの高性能化、高集積化を図る。

そして更に、トレンチ側面に絶縁層を介在させてトレン
チ内面に形成される高不純物濃度の対向電極用導電層か
ら製造工程中の熱履歴によって不純物が）・レンチの周
囲に散逸して該対向電極用導電層の不純物濃度が低下す
るのを抑え、該対向電極用導電層の高不純物濃度を確保
して該対向電極用導電層内の空乏層発生を抑止し、これ
によってキャパシタ容量が減少するのを防止する。

（実施例〕 以下本発明を、図示実施例により具体的に説明する。

第１図は本発明の第１の実施例によるトレンチキャパシ
タセルを模式的に示す平面図ｔａ＋及び側断面図（ｔｅ
ｌ、第２図（ａｌ〜（ｆｌは第１の実施例に係る製造方
法を示す工程平面図及び工程断面図、第３図は本発明の
第２の実施例によるトレンチキャパシタセルを模式的に
示す平面図ｔａ）及び側断面図ｆｂｌ、第４図（ａ）〜
（ｆｌは第２の実施例に係る製造方法を示す工程平面図
及び工程断面図である。

全図を通じ同一対象物は同一符合で示す。

第１図（ａｌ及びｆｂ）において、 １は半導体基体でｐ−３ｉ基板、 ３はセル領域を画定するフィールド絶縁層でＳｉＯ□層
、 ４はフィールド領域を含んで形成された溝（トレンチ）
、 ２１はトレンチの側面に形成された厚さが１００〜５０
０　大成度のキャパシタ画定用５ｉＯｚ絶縁層、５は１
へレンチの開口部近傍領域を除き上記キャパシタ画定用
ＳｉＯ□絶縁層を有するトレンチの内面全域に形成され
た、トレンチ底部において基板とコンタクトする第１の
導電層でｐ＋型のポリＳｔよりなるセルプレート（対向
電極）、 ６は主として窒化珪素（Ｓｉ、Ｎ４）よりなる誘電体層
、 ７はトレンチ内に誘電体層を介し埋込まれた第２の導電
層でｎ゛型のポリＳｉよりなる蓄積電極、である。

ＳｉＯ□絶縁層２１によって周囲が画定されたトレンチ
４内のセルプレート５、誘電体層６、蓄積電極７で蓄積
キャパシタが構成される。

８はゲート絶縁層でＳｉＯ□層、 ９Ａ、９Ｂはｎ゛゛ソース／ドレイン（Ｓ　／　Ｄ　）
　ｗ４域、９Ｃはソース／ドレイン領域と同時に形成さ
れたｎ゛型領領域 １０＾はチタンシリサイド（ＴｉＳ＋２）層等よりなる
自己セルのワード線（ゲート電極）、 １０Ｂは同じく隣接するセルのワード線である。

ｐ−３ｉ基板１、ゲート絶縁層８、ｎ゛型Ｓ／Ｄ領域９
Ａ、９Ｂ　、ワード線１０Δにより該メモリセルのトラ
ンジスタ（セルトランジスタ）が構成される。

１１はＳｉＯ□絶縁層、 １２八はｎ゛型ポリＳｔ層よりなる第３の導電層、１２
Ｂは第３の導電層で、トランジスタの５ＺＤＮ域例えば
９Ｂと蓄積キャパシタの蓄積電極７を電気的に接続する
ｎ゛型のポリＳｉ層、 である。

該第３の導電層１２Ｂにより、蓄積キャパシタとセル１
〜ランジスタとが接続されてＤＲＡＭセルが構成される
。

１３は層間絶縁層、 １４は配線コンタクト窓、 １５はＳ／Ｄ領域９八に第３の導電層９八を介してコン
タクトし、層間絶縁層上にワード線と直交する方向に延
在せしめられるアルミニウム（Ａ１）よりなるビット線
、 を示す。

同図に示すように本発明に係るトレンチキャパシタセル
においては、トランジスタのＳ　／　０９Ｍ　域９　Ｂ
と蓄積キャパシタの蓄積電極７との電気的接続は第３の
導電層１２（１２Ｂ）によってなされる。

従ってトレンチ４内の第２の導電層７が情報電荷を蓄積
する蓄積電極となり、基板側の第１の導電層５がセルプ
レート（対向電極）となり、従来と逆になる。

これにより基板側に空乏層が拡がることがなくなるので
、隣接するキャパシタとの間の結合（干渉）はなくなり
、且つソフトエラーも減少する。

そして、上記トランジスタのＳｉ［］領域９Ｂと蓄積キ
ャパシタの蓄積電極７とを接続する第３の導電層即ちｎ
゛型ポリＳｉ層１２（１２Ｂ）は、ワード線１０Ａ。

１０５間に表出せしめたＳｉ面に選択気相成長させるこ
とにより、マスクプロセスを用いずに、ワード線に自己
整合して形成される。

これによりセルの微細化、高集積化が図れる。

更に本発明の構造においては、トレンチの側面にキャパ
シタの周囲を画定する絶縁＠２１が設けられるので、Ｓ
’／Ｄ領域９Ａ、　９Ｂの形成など以後の製造工程にお
いて行われる熱処理工程で、該トレンチの内面に形成さ
れる高不純物濃度のセルプレート（対向電極）即ち１０
１９　ｃｍ　−３程度の高不純物濃度を有するｐ゛型ポ
リＳｉ層（第１の導電層）５からトレンチ４周囲のｐ−
３ｉ基板１内へ不純物が拡散してその不純物濃度が減少
するのが抑止され、これによって該ｐ゛型ポリＳｉ層（
第１の導電層）５における誘電体Ｎ６との界面の空乏層
生成による該キャパシタの蓄積容量の低下は防止される
。

なお上記構造において第１の導電層（セルプレート）５
ばトレンチ底部に形成されているキャパシタ画定用Ｓｉ
Ｏ□絶縁層２１の開孔部２２において基板１とオーミッ
クにコンタクトし、基板１と同電位に保たれる。

次ぎに上記実施例に係るトレンチキャパシタセルの製造
方法の概略を、第２図ｔａ）〜ｔｆ）に示す工程平面図
と工程断面図及び第１図を参照して説明する。

第２図（ａｌ参照 先ずｐ−３ｉ基板１面の素子形成領域上に選択酸化用の
耐酸化膜として、例えば５ｉ３Ｎａ層（またはＳｉ３Ｎ
４　とＳｉＯ□との複合層）２を形成し、これをマスク
にしてＳｉ基板１を酸化し、フィールド絶縁層として厚
さ４０００人のＳｉＯ□層３を形成する。

第２図（ｂｌ参照 次いで通常のりソグラフイとりアクティブ・イオンエツ
チング（ＲＩＥ）を用いて、フィールド絶縁層３の一部
を含めて耐酸化頭載に深さ例えば３〜／４ｐｍのトレン
チ４を形成する。

次いで熱酸化を行ってトレンチ４の内面に厚さ例えば３
００人程０の厚さのキャパシタ画定用の５ｉ０２絶縁層
２１を形成する。この厚さは特に制約はないが余り厚過
ぎるとトレンチの実効寸法が小さくなるので１０００Å
以下が望ましい。

次いで基板面に垂直方向に優勢な異方性エツチング手段
例えばりアクティブ・イオンエツチング（ＲＩＥ）によ
りｌ・レンチ４底部の５ｉ０２絶縁層２１を選択的に除
去し、この部分にｐ−３ｉ基板１面を表出する開孔２２
を形成する。

第２図（Ｃ１参照 次いで、トレンチ４の内面を含む基板面全面にＣＶＤ法
により硼素を高濃度にドープした厚さ１０００人程度０
ｐ゛型ポリＳｉ層を形成し、等方性エツチング（プラズ
マエツチング）を行ってトレンチ４の内面のみにｐ゛型
ポリＳｉ層５を残留せしめる。

該ｐ１型ポリＳｉ層５はトレンチ４底部において前記Ｓ
ｉＯ□層２１の開孔２２を介しｐ−３ｉ基板１に接触し
、電気的に接続される。

このｐ″型ポリＳｉ層５を形成するのは、トレンチ４の
内面に基板１と同一電位の高不純物濃度の領域を作るこ
とを目的としており、これによって基板部分をセルプレ
ート（対向電極）として用いるためである。そしてこの
ｐ゛型ポリＳｉ層５はトレンチ４の側面部においてトレ
ンチ４の周囲を画定するＳｉＯ□絶縁層２１上に被着さ
れているので、その後の製造工程における熱処理によっ
てドープされている不純物原子（ここでは硼素、ｎ基板
を用いる際には砒素または燐）が基板１中に拡散して散
逸するのが防がれる。これによってｐ゛型ポリＳｉ層即
ちセルプレート５は高不純物濃度領域として保たれるの
で、蓄積キャパシタの電極として用いた際空乏層の発生
によって蓄積容量が減少するのが防止される。

次いで選択酸化時に用いた耐酸化膜２を除去した後、上
記ｐ＋型ポリＳｉ層５を有するトレンチ４の内面を含む
全面に誘電体層として、厚さ例えば１００人程鹿のＳｉ
３Ｎ４層（またはＳｉ０２層、またはこれらの複合層５
６を酸化、または成長によって形成する。

この層は酸素雰囲気中でアニールすることにより、絶縁
耐圧が向上することが知られている。

第２図（ｄｌ参照 次いで、トレンチ４内を含む基板１上に、トレンチを充
分に埋める程度の厚さに砒素または燐を高濃度にドープ
したｎ′″型ポリポ９３４層長し、次いで等方性のエツ
チング手段により基板上の該ポ’ＪＳｉ層を選択的に除
去し、トレンチ４内を上記誘電体層６を介して完全に埋
めるｎ゛型ポリＳｉ層７を形成する。このｎ゛型ポリＳ
ｉ層７即ち第２の導電層は蓄積電極として機能する。

第２図（ｅｌ参照 次いでトレンチ４外に表出する誘電体層６を除去しＳｉ
基板１面を露出させた後、通常のＭＯ５トランジスタの
形成方法に従い基板１の表面を酸化し、メモリセルのＭ
ＯＳ　）ランジスタ及び周辺回路の門Ｏ３）ランジスタ
のゲート絶縁層として厚さ例えば２８０人程鹿のＳｉＯ
□層８を形成する。この際９００’ｃ程度の低温で酸化
を行うと、ｐ＋型ボ’ＪＳｉ層（蓄積電極）７表面の５
ｉ０２層８は６００人程０の厚さになる。

次いで該主面上に例えば４０００人程度０厚さにチタン
シリサイド（ＴｉＳｉｚ）等のゲート材料となる物質を
被着し、次いでその上に厚さ１０００人程度０ｐｉ０２
層１１Ａを被着し、パターンニングを行ってＳｉＯ□層
１１Ａを上部に有するＴｉ５ｉｚワード線パターンを形
成し、次いで該主面上に再び１５００人程度０Ｓｉ０２
層１１Ｂを形成し、異方性エツチング手段によりワ−ド
線バクーンの上面及び側面にＳｉＯ□層１．ＩＡ若しく
はＳｉＯ□層１１Ｂを残留せしめ（以上公知の技術）、
表面が絶縁層となる５ｉ０２層１１（１１Ａ、１１Ｂ）
に覆われたＴｉＳｉ２よりなるワード線１０Ａ、　ＩＯ
Ｂ等を形成する。この際ワード線に覆われないＳｉ基板
１面及びトレンチ４に埋込まれたポリＳｉ層７の表面は
露出される。

次いで通常の方法によりワード線（ゲート電極）１〇八
をマスクにして砒素を選択的にイオン注入してｎ＋型ソ
ース／ドレイン領域９Ａ及び９Ｂを形成する。この際ト
レンチ４内に埋込まれたｎ゛型ポリＳｔ層７にもｎ゛型
の不純物導入領域９Ｃが形成される。

第２図（ｆ）参照 次いで、選択気相成長手段により上記基板上に厚さ４０
００人程度０砒素または燐を高濃度にドープしたｎ゛型
のポリＳｉ層の選択成長を行う。

この際ＳｉＯ□層１１及び３上にはポリＳｉ層は成長せ
ず、Ｓｉ面が表出するソース／ドレイン領域９Ａ、９Ｂ
及びｎ゛型ポリＳｉ層７即ち蓄積電極上面のｎ１ｌｆ域
９Ｃ上にｎ”型ポリＳｉよりなる第３の導電層１２Ａ及
び１２Ｂが形成される。なお表出している誘電体層６及
びキャパシタ画定用のＳｉＯ□層２１層端１には該ｎ゛
型ポリＳｉ層は成長しないが、その厚さが２００Å以下
で間隔が極めて狭くなるのでソース／ドレイン領域９Ｂ
上のポリＳｉ層と蓄積電極７上のポリＳｉ層とは連続し
た第３の導電層１２Ｂ　となり、ソース／トレイン領域
９Ｂと蓄積電極７の導通がとられる。

第１図（ａｌ及び（ｂｌ参照 そして以後通常の方法により、基板全面に層間絶縁層１
３を被着し、ビット線がセルにコンタクトするソース／
ドレイン領域９Ａ上にコンタクト窓１４を開け、＾１等
よりなるビット線１５を形成する。

以上のようにして完成した本発明に係るメモリセルは、
次のような特徴を有する。

■　蓄積キャパシタの対向電極、つまりセルプレートは
基板自体、詳しくはＩ・レンチ側面に設けられた絶縁層
上に被着され、トレンチ底面において基板とコンタクト
し該コンタクト部を介し基板と同電位に給電された導電
層である。このため基板を接地すれば対向電極電位は極
めて安定し、いわゆる電圧バンプによる動作マージンの
減少や誤動作が生じにくい。

■　基板は１つの大きな等電位の電極板であって、キャ
パシタ間がどんなに接近してもその間の干渉が一切ない
。

この干渉とは、キャパシタ間のバンチスルーによる電荷
のリーク、及びキャパシタ間が空乏層で接することによ
って一方のキャパシタで起こった充電・放電による電位
変化が静電結合により他のキャパシタに及んで、その蓄
積電荷量を変調してしまうことである。

■　蓄積電極は絶縁層（誘電体層）で囲まれ、基板内に
空乏層が拡がることがないので、ソフトエラーの障害を
起こし難い。

■　蓄積キャパシタはｎ゛型ポリＳｔ層〜誘電体層〜ｐ
゛型ポリＳｉ層の構造をしており、反転層を用いていな
いので書込み電圧の損失はない。

■　メモリセルの構造上、Ｍｉｓ）ランジスタのソ２〇 一ス／ドレイン領域の下にキャパシタが埋込まれて形成
されるため、メモリセルはほぼトランジスタ１個分の大
、きさでセル自体が従来に比べ大幅に縮小され、且つ従
来セルにおいて基板上に形成されていたセルプレートが
ないので、セルプレートとキャパシタ及びトランジスタ
間の位置合わせのための寸法余裕をとる必要がなく、メ
モリセルは一層小型になる。

■　蓄積キャパシタの対向電極は基板に形成したトレン
チの内面に被着した高不純物濃度のポリＳｉ層であり、
このポリＳｉ層がトレンチ側面部においては選択的に薄
い絶縁層を介して基板と接せしめらるので、電気的には
基板と同一電位に維持されるが該トレンチ側面部での不
純物の基板側への散逸は阻止され、製造工程中の熱処理
を経ても該ポリＳｉ層の不純物濃度は殆ど低下しない。

ｎ＋型半淳体〜誘電体層〜ｐ＋型半感体　構造のキャパ
シタでは、蓄積電極に電圧が加わると半導体側に空乏層
が発生し、ｎ＋、ｐ＋の濃度が低いと空乏層は誘電体層
に重なり、蓄積容量が電圧依存性を持って実効的容量が
減ってしまうという不利な一面を持っているが、本発明
の構造においては、上記のように対向電極の不純物濃度
が低下することがないので、空乏層発生による蓄積容量
の減少が防止される。

その他本発明のメモリセルにおいては、基板側がセルプ
レートになっており、基板上に特にセルプレートを形成
することがないので、当該セルのワード線に対し隣に走
るワード線はゲート酸化膜と同等の薄い酸化膜を介して
当該セルの蓄積電極部と接するので、ここに静電容量結
合が生じる。

ＤＲＡＭＡこおいてはあるワード線が選択されている時
に隣のワード線は原則的には接地電位にクランプされて
いるので、上記静電結合容量により僅がなから当該セル
の蓄積容量が増大するという効果も生ずる。

第３図は本発明の第２の実施例によるトレンチキャパシ
タセルを模式的に示す平面図（ａ）及び側断面図（ｂｌ
である。

この構造において、メモリセルはｐ基板上のｎウコニル
にイ乍られる。

図において、 １６はｎ型ウェル、 １０７はトレンチ内に誘電体層を介して埋込まれた第２
の導電層でｐ゛型のポリＳｉよりなる蓄積電極。

１０９八、　１０９Ｂはｐ＋型Ｓ／Ｄ領域、１０９Ｃは
Ｓ／Ｄ領域と共に形成されたｐ＋型領領域１１２Ａはｐ
゛型ポリＳｉ層で第３の導電層、１１２Ｂは第３の導電
層で、トランジスタのＳ／Ｄ領域例えば１０９Ｂと蓄積
キャパシタの蓄積電極１０７を電気的に接続するｐ゛型
ポリＳｉ層を示し、その他の符号は第１図と同一の対象
物を示す。

なおこの構造はｎ型基板上にｐ型ウェルを有する半導体
基体を用いる際にも適用される。但しこの場合、各導電
層、Ｓ／Ｄ領域等の導電型は第３図と逆になる。

第２の実施例に係るトレンチキャパシタセルの製造方法
は概略下記の通りである。

第４図（ａｌ参照 通常の方法によりｐ−５ｉ基板１面に深さ例えば２μｍ
程度のｎウェル１６が形成されてなる半導体基体を用い
、第２図（ａ）の説明と同様の方法によりｎウェル１６
面の素子形成領域上にＳｉ：＋Ｌ層２を形成し、これを
マスクにし熱酸化により厚さ４０００人程度０フィール
ドＳｉＯ□層３を形成する。

第４図（ｂ）参照 次いで前記実施例同様例えばＲＩＥ処理を用いて、フィ
ールド絶縁層３の一部を含めて耐酸化領域に、底部がｐ
−３ｉ基板１内に達する深さ例えば３〜４μｍのトレン
チ４を形成する。

次いで熱酸化を行ってトレンチ４の内面に厚さ例えば３
００人程０の厚さのキャパシタ画定用のＳｉＯ□絶縁層
２１を形成する。

次いでＲＩＥ処理によりトレンチ４底部のＳｉｎ、絶縁
層２１を選択的に除去し、この部分にｐ−３ｉ基板１面
を表出する開孔２２を形成する。

第４図（Ｃ）参照 次いで、第１の実施例同様トレンチ４の内面に硼素を高
濃度にドープした厚さ１０００人程度０ｐ゛型ポリＳｔ
層５を形成する。該ｐ“型ポリＳｉ層５はトレンチ４底
部において前記Ｓｉｎ２層２１の開孔２２を介しｐ−３
ｉ基板１に電気的に接続される。

次いで第１の実施例同様の方法により上記ｐ゛型ポリＳ
ｉ層５を有するトレンチ４の内面を含む全面に誘電体層
として、厚さ例えば１００人程０のＳｉ３Ｎ４層（また
はＳｉＯ□層、またはこれらの複合層）６を酸化、また
は成長によって形成する。

第４図（ｄｌ参照 次いで、第１の実施例同様の方法により、トレンチ４内
を上記誘電体層６を介して完全に埋め蓄積電極として機
能するｐ゛型ポリＳｉ層１０７を形成する。

第４図（ｅｌ参照 次いでトレンチ４外に表出する誘電体層６を除去しｎウ
ェル１６面を露出させた後、第１の実施例同様通常のＭ
ＯＳ　）ランジスタの形成方法に従いｎウェル１６面に
ゲー）　３４０ｇ層８を形成し、該ゲートＳｉｎ□層８
上に表面が絶縁層となる５ｉＯｚ層ＩＨ１１ａ、１１ｂ
）に覆われた例えばＴｉＳｉ２よりなるワード線１０Ａ
、　ＩＯＢ等を形成し、次いで表出するｎウェル１６面
にワード線（ゲート電極）１０＾等をマスクにして硼素
をイオン注入してｐ°型ソース／ドレイン領域１０９八
及び１０９Ｂを形成する。この際、トレンチ４内に埋込
まれたｐ゛型ポリＳｉ層１０７にもｐ″型の不純物導入
領域１０９Ｃが形成される。

第４図ｆｆｌ参照 次いで第１の実施例同様選択気相成長手段によりＳｉ面
が表出するソース／ドレイン領域１０９Ａ、１０９Ｂ及
びｐ”型ポリＳｉ層１０７面のｐ＋領域１０９Ｃ上にｐ
１型ポリＳｉよりなる第３のＷ電層１１２Ａ及び１１２
Ｂを形成する。この際、前述したようにでソース／ドレ
イン領域１０９Ｂ上のポリＳｉ層と蓄積電極１０７上の
ポリＳｉ層とは連続した第３の導電層１１２Ｂとなり、
ソース／ドレイン領域１０９Ｂと蓄積電極１０７の導通
がとられる。

第１図（ａ）及び（ｂｌ参照 そして以後通常の方法により、基板全面に層間絶縁層１
３を被着し、ビット線がセルにコンタクトするソース／
ドレイン領域１０９Ａ上にコンタクト窓１４を開け、＾
１等よりなるビット線１５を形成する。

以上のようにして完成した第２の実施例に係るメモリセ
ルは、前述した第１の実施例に係る構造の利点に加えて
更に下記のような特徴（利点）を有する。

■　通常ウェルにはバイアスジェネレータ等によって電
位が供給されるので、その電位が不安定になり勝ちであ
る。そのためキャパシタの対向電極をウェルに固定した
際にはキャパシタの蓄積電極の電位がウェル電位と共に
変動し蓄積情報の信頼度が低下するという問題を生じる
が、該実施例の構造においては、トレンチがウェルを貫
通して基板内に達しており、対向電極は安定した電位が
供給される基板に固定される。

従ってキャパシタの蓄積電極の電位が外乱によって変動
を受は難く、蓄積情報の信頼度が向上する。

■　対向電極と蓄積電極が同導電型で形成されるので対
向電極内に空乏層が発生せず、実効的な蓄積容量が低下
することがない。

なお、本発明は上記実施例と反対導電型のＤＲＡＭセル
にも勿論適用される。

〔発明の効果〕

以−ヒ説明したように本発明によれば、安定性の高い、
キャパシタ間の干渉のない、キャパシタ耐圧の高い、微
細化、高集積化が可能なトレンチキャパシタ構造のＤＲ
ＡＭセルが得られ、且つ製造工程中の熱処理によりキャ
パシタの対向電極の不純物濃度が低下してキャパシタの
蓄積容量が低下するのが防止され、蓄積情報の信頼度が
向上する。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるトレンチキャパシ
タセルを模式的に示す平面図（ａ）及び側断面図（ｂｌ
、 第２図（ａｌ〜（ｆｌは第１の実施例に係る製造方法を
示す工程平面図及び工程断面図、 第３図は本発明の第２の実施例によるトレンチキャパシ
タセルを模式的に示す平面図（ａｌ及び個所面図（ｂｌ
、 第４図（ａｌ〜（ｒｌば第２の実施例に係る製造方法を
示す工程平面図及び工程断面図、 第５図は従来構造の模式側断面図 である。 図において、 ■は半導体基体でｐ−３ｉ基板、 ２は耐酸化膜、 ３はフィールド絶縁層で５ｉ０２層、 ４は溝（トレンチ）、 ５は第１の導電層でｐ″型のポリＳｉよりなるセルプレ
ート（対向電極）、 ６は窒化珪素（ＳｉＪＪ　よりなる誘電体層、７は第２
の導電層でｎ１型のポリＳｉよりなる蓄積電極、 ８はゲート絶縁層で５ｉ０２層、 ９＾、９Ｒはｎ°型ソース／ドレイ７（Ｓ／Ｄ）　？Ｊ
域、９Ｃはｎ“型領域、 １０Ａはワード線（ゲート電極）、 １０Ｂは同じく隣接するセルのワード線１１はＳｉＯ□
絶縁層、 １２Ａ　、１２Ｂはｎ′″型ポリポ９３４層なる第３の
導電層、 １３は層間絶縁層、 １４は配線コンタクト窓、 １５はビット線 １６はｎウェル、 ２１はキャパシタ測定用ＳｉＯ□絶縁層、２２は開孔、 １０７は第２の導電層でｐ゛型のポリＳｉよりなる蓄積
電極、 １０９八、　１０９Ｂは ｐ９型ソース／ドレイン（Ｓ／Ｄ）領域、１０９Ｃはｐ
”型領域、 １１２八、１１２Ｂはｐ′″型ポリＳｔ層よりなる第３
の導電層、 を示す。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体に形成された溝と、 該溝の内面に形成され底部に開孔を有する絶縁層と、 該開孔の内部を含む該絶縁層上に皮膜状に形成され、該
   開孔部において該半導体基体とオーミックに接続する第
   １の導電層と、 該第１の導電層上に形成された誘電体層と、該絶縁層、
   第１の導電層、及び誘電体層を介して該溝内に埋込まれ
   た第２の導電層とによって構成される蓄積キャパシタと
   、 該半導体基体面に形成されたＭＩＳトランジスタとを有
   し、 該蓄積キャパシタの該第２の導電層が第３の導電層によ
   り該ＭＩＳトランジスタの一方のソース／ドレイン領域
   にオーミックに接続されてなることを特徴とするダイナ
   ミックランダムアクセスメモリ。 ２、該半導体基体が一体の半導体基体よりなることを特
   徴とする特許請求の範囲第１項記載のダイナミックラン
   ダムアクセスメモリ。 ３、上記半導体基体が上部に反対導電型半導体層を有す
   る一導電型半導体基板よりなり、上記溝が該一導電型半
   導体基板に達し、上記第１の導電層が上記開孔部を介し
   て該一導電型半導体基板にオーミックに接続してなるこ
   とを特徴とする特許請求の範囲第１項記載のダイナミッ
   クランダムアクセスメモリ。