JPH0556663B2 - - Google Patents
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- JPH0556663B2 JPH0556663B2 JP59081170A JP8117084A JPH0556663B2 JP H0556663 B2 JPH0556663 B2 JP H0556663B2 JP 59081170 A JP59081170 A JP 59081170A JP 8117084 A JP8117084 A JP 8117084A JP H0556663 B2 JPH0556663 B2 JP H0556663B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体RAM装置の製造方法、詳し
くは高集積化が可能な１トランジスタ、１キヤパ
シタ型のMISダイナミツクメモリ素子の構造及び
製造方法に関するものである。
くは高集積化が可能な１トランジスタ、１キヤパ
シタ型のMISダイナミツクメモリ素子の構造及び
製造方法に関するものである。
（従来の技術）
従来から、１トランジスタ、１キヤパシタ型の
MOSダイナミツクメモリは高集積化に適してい
るため、MOS型ランダムアクセスメモリ
（RAM）に広く用いられている。最近では256K
ビツトDRAMも実用化され、さらに1Mビツトへ
と高集積化がはかられている。
MOSダイナミツクメモリは高集積化に適してい
るため、MOS型ランダムアクセスメモリ
（RAM）に広く用いられている。最近では256K
ビツトDRAMも実用化され、さらに1Mビツトへ
と高集積化がはかられている。
しかし、この高集積化をはかる上で、次のよう
な問題点があげられる。すなわち、高集積化に伴
ないキヤパシタの面積が減少するため、キヤパシ
タに電荷を蓄えて情報を記憶する１トランジス
タ、１キヤパシタ型のMOSダイナミツクメモリ
ではα線や雑音に対する余裕を確保するのが困難
になる。そこで、キヤパシタの単位面積当りの容
量を増加させる方法として、キヤパシタの誘電体
であるSiO2を薄くしたり、高誘電体を用いたり
することが試みられているが、誘電体膜のリーク
や耐圧など電気的特性上に問題があり、実用的で
はない。また、半導体基板に溝を掘り、溝の側面
もキヤパシタとして利用し、キヤパシタの容量を
増大される試みがなされている。これは
1982IEEE International Electron Davices
Meeting，26.9P.P.806〜808および日経エレクト
ロニクス1982、12−20P.P.74〜75などに開示され
ている。しかし、溝をエツチングする際のダメー
ジによるキヤパシタ酸化膜（誘電体）の耐圧の低
下や、キヤパシタ間のリーク電流、また、製造プ
ロセス上で溝の深さのモニターが出来ないなどの
欠点がある。
な問題点があげられる。すなわち、高集積化に伴
ないキヤパシタの面積が減少するため、キヤパシ
タに電荷を蓄えて情報を記憶する１トランジス
タ、１キヤパシタ型のMOSダイナミツクメモリ
ではα線や雑音に対する余裕を確保するのが困難
になる。そこで、キヤパシタの単位面積当りの容
量を増加させる方法として、キヤパシタの誘電体
であるSiO2を薄くしたり、高誘電体を用いたり
することが試みられているが、誘電体膜のリーク
や耐圧など電気的特性上に問題があり、実用的で
はない。また、半導体基板に溝を掘り、溝の側面
もキヤパシタとして利用し、キヤパシタの容量を
増大される試みがなされている。これは
1982IEEE International Electron Davices
Meeting，26.9P.P.806〜808および日経エレクト
ロニクス1982、12−20P.P.74〜75などに開示され
ている。しかし、溝をエツチングする際のダメー
ジによるキヤパシタ酸化膜（誘電体）の耐圧の低
下や、キヤパシタ間のリーク電流、また、製造プ
ロセス上で溝の深さのモニターが出来ないなどの
欠点がある。
（発明の目的）
この発明の目的はキヤパシタの単位面積当りの
容量が大きくとれ、高集積化に適したMISダイナ
ミツクメモリ素子を高歩留りで得ることができる
半導体RAM装置の構造及び製造方法を提供する
ことにある。
容量が大きくとれ、高集積化に適したMISダイナ
ミツクメモリ素子を高歩留りで得ることができる
半導体RAM装置の構造及び製造方法を提供する
ことにある。
（発明の構成）
本発明は半導体基板上にフイールド酸化膜を形
成する工程と、該フイールド酸化膜に前記基板に
達する溝を形成する工程と、該形成された溝の底
面に酸化膜を形成する工程と、その後前記溝の内
面に第１ポリシリコン層、誘電体層、第２ポリシ
リコン層を順次積層し、キヤパシタを形成する工
程とを含むことを特徴とする半導体RAM装置の
構造及び製造方法にある。
成する工程と、該フイールド酸化膜に前記基板に
達する溝を形成する工程と、該形成された溝の底
面に酸化膜を形成する工程と、その後前記溝の内
面に第１ポリシリコン層、誘電体層、第２ポリシ
リコン層を順次積層し、キヤパシタを形成する工
程とを含むことを特徴とする半導体RAM装置の
構造及び製造方法にある。
（実施例）
本発明の一実施例の製造工程断面図を第１図Ａ
〜Ｊに示す。以下、この図にしたがつて説明す
る。
〜Ｊに示す。以下、この図にしたがつて説明す
る。
まず、Ｐ型シリコン半導体基板１上に膜厚300
〜500Åのパツドシリコン酸化膜２を熱酸化によ
り形成し、その上にCVD法（化学的気相成長法）
により窒化シリコン膜３を1500〜2500Åの膜厚で
堆積させる。窒化シリコン膜３上のアクテイブ領
域となる場所にレジスト４を選択的に形成し、
CF4およびO2を用いたドライエツチング装置によ
り、窒化シリコン膜３をエツチングする。その後
レジスト４および窒化シリコン膜３をマスクとし
て、ボロン（Ｂ）をエネルギー50〜100keV、ド
ーズ量１〜３×1013cm-2でイオン注入することに
よりチヤンネルストツプ層５を形成し、第１図Ａ
に示す構造となる。
〜500Åのパツドシリコン酸化膜２を熱酸化によ
り形成し、その上にCVD法（化学的気相成長法）
により窒化シリコン膜３を1500〜2500Åの膜厚で
堆積させる。窒化シリコン膜３上のアクテイブ領
域となる場所にレジスト４を選択的に形成し、
CF4およびO2を用いたドライエツチング装置によ
り、窒化シリコン膜３をエツチングする。その後
レジスト４および窒化シリコン膜３をマスクとし
て、ボロン（Ｂ）をエネルギー50〜100keV、ド
ーズ量１〜３×1013cm-2でイオン注入することに
よりチヤンネルストツプ層５を形成し、第１図Ａ
に示す構造となる。
レジスト４を除去し、窒化シリコン膜３を耐酸
化マスクとしてウエツト酸素雰囲気で熱酸化を行
なうことにより膜厚0.8〜1.5μmのフイールド酸化
膜６を形成する。その後窒化シリコン膜３および
パツド酸化膜２を除去して第１図Ｂの構造にな
る。
化マスクとしてウエツト酸素雰囲気で熱酸化を行
なうことにより膜厚0.8〜1.5μmのフイールド酸化
膜６を形成する。その後窒化シリコン膜３および
パツド酸化膜２を除去して第１図Ｂの構造にな
る。
次にフイールド酸化膜６の中にキヤパシタを埋
め込むための例えば1μm×4μmの開口部を有する
溝７を形成する。これはレジスト８を選択的に形
成し、CHF3およびC2F6ガスを用いた異方性ドラ
イエツチング装置を用い、垂直な断面形状を持つ
ようにエツチングする。フイールド酸化膜６のエ
ツチング速度はシリコンのエツチング速度に比べ
10倍程度速いため、シリコン基板１をエツチング
のストツパーとして用いることが出来、溝７の深
さをフイールド酸化膜厚と同一にすることは容易
である。〔第１図Ｃ〕 レジスト８を除去した後、溝７の底部およびア
クテイブ領域のシリコン基板１が露出している部
分を熱酸化により酸化し、膜厚300〜1000Åの酸
化膜９を形成し、アクテイブ領域上の酸化膜の一
部をホトリソグラフイー技術を用いて除去し、開
口部１０を設ける。〔第１図Ｄ〕 リン（Ｐ）を高濃度、例えば１×1020〜５×
1020cm-3の濃度に含む第１ポリシリコン層１１を
膜厚1500〜2000Åで堆積させ、ホトリソグラフイ
ー技術によりパターニングする。なお、N+拡散
層１２は第１ポリシリコン層１１の堆積の時およ
びその後の熱処理工程のときに形成される。〔第
１図Ｅ〕 さらに、誘電体として窒化シリコン膜１３を減
圧CVD法により膜厚200〜400Åで堆積させ、そ
の上に第２ポリシリコン層１４を同様に減圧
CVD法により膜厚1500〜2000Åで堆積し、溝７
を完全に埋める。第２ポリシリコン層１４の上に
レジスト１５を選択的に形成し、このレジスト１
５をマスクとしてCF4およびO2ガスを用いたドラ
イエツチング装置で第２ポリシリコン層１４およ
び窒化シリコン膜１３をエツチングする。〔第１
図Ｆ〕 レジスト１５を除去後、熱酸化によりトランフ
アゲートトランジスタのゲート酸化膜となる酸化
膜１６を露出しているシリコン基板１上につける
と同時に、第１ポリシリコン層１１および第２ポ
リシリコン層１４上にも層間絶縁用に酸化膜１６
を形成する。この酸化膜１６上にスパツタ法によ
りモリブデンシリサイド（MoSi2）１７を3000〜
4000Åの膜厚で被着させ、このモリブデンシリサ
イド１７の上に選択的にレジスト１８を形成す
る。〔第１図Ｇ〕 このレジスト１８をマスクとしてCF4およびO2
ガスを用いたドライエツチング装置によりモリブ
デンシリサイド１７および酸化膜１６をエツチン
グする。レジストを除去後、モリブデンシリサイ
ド１７、第２ポリシリコン層１４、第１ポリシリ
コン層１１をマスクとしてヒ素（As）をエネル
ギー40〜60keV、ドース量５×1015〜２×1016cm-
２でイオン注入してN+拡散層１９，２０を形成す
る。〔第１図Ｈ〕 さらに、絶縁膜２１、例えばリンガラス
（PSG）を全面に被着し、拡散層２０上にコンタ
クトホール２２を開孔し、ビツト線２３をアルミ
ニウム（Ａ）で形成する。〔第１図Ｉ〕 最後に、全面に保護膜２４を形成して半導体
RAM装置が完成する。〔第１図Ｊ〕 なお第１図Ｊの上面図を第２図に示す。
め込むための例えば1μm×4μmの開口部を有する
溝７を形成する。これはレジスト８を選択的に形
成し、CHF3およびC2F6ガスを用いた異方性ドラ
イエツチング装置を用い、垂直な断面形状を持つ
ようにエツチングする。フイールド酸化膜６のエ
ツチング速度はシリコンのエツチング速度に比べ
10倍程度速いため、シリコン基板１をエツチング
のストツパーとして用いることが出来、溝７の深
さをフイールド酸化膜厚と同一にすることは容易
である。〔第１図Ｃ〕 レジスト８を除去した後、溝７の底部およびア
クテイブ領域のシリコン基板１が露出している部
分を熱酸化により酸化し、膜厚300〜1000Åの酸
化膜９を形成し、アクテイブ領域上の酸化膜の一
部をホトリソグラフイー技術を用いて除去し、開
口部１０を設ける。〔第１図Ｄ〕 リン（Ｐ）を高濃度、例えば１×1020〜５×
1020cm-3の濃度に含む第１ポリシリコン層１１を
膜厚1500〜2000Åで堆積させ、ホトリソグラフイ
ー技術によりパターニングする。なお、N+拡散
層１２は第１ポリシリコン層１１の堆積の時およ
びその後の熱処理工程のときに形成される。〔第
１図Ｅ〕 さらに、誘電体として窒化シリコン膜１３を減
圧CVD法により膜厚200〜400Åで堆積させ、そ
の上に第２ポリシリコン層１４を同様に減圧
CVD法により膜厚1500〜2000Åで堆積し、溝７
を完全に埋める。第２ポリシリコン層１４の上に
レジスト１５を選択的に形成し、このレジスト１
５をマスクとしてCF4およびO2ガスを用いたドラ
イエツチング装置で第２ポリシリコン層１４およ
び窒化シリコン膜１３をエツチングする。〔第１
図Ｆ〕 レジスト１５を除去後、熱酸化によりトランフ
アゲートトランジスタのゲート酸化膜となる酸化
膜１６を露出しているシリコン基板１上につける
と同時に、第１ポリシリコン層１１および第２ポ
リシリコン層１４上にも層間絶縁用に酸化膜１６
を形成する。この酸化膜１６上にスパツタ法によ
りモリブデンシリサイド（MoSi2）１７を3000〜
4000Åの膜厚で被着させ、このモリブデンシリサ
イド１７の上に選択的にレジスト１８を形成す
る。〔第１図Ｇ〕 このレジスト１８をマスクとしてCF4およびO2
ガスを用いたドライエツチング装置によりモリブ
デンシリサイド１７および酸化膜１６をエツチン
グする。レジストを除去後、モリブデンシリサイ
ド１７、第２ポリシリコン層１４、第１ポリシリ
コン層１１をマスクとしてヒ素（As）をエネル
ギー40〜60keV、ドース量５×1015〜２×1016cm-
２でイオン注入してN+拡散層１９，２０を形成す
る。〔第１図Ｈ〕 さらに、絶縁膜２１、例えばリンガラス
（PSG）を全面に被着し、拡散層２０上にコンタ
クトホール２２を開孔し、ビツト線２３をアルミ
ニウム（Ａ）で形成する。〔第１図Ｉ〕 最後に、全面に保護膜２４を形成して半導体
RAM装置が完成する。〔第１図Ｊ〕 なお第１図Ｊの上面図を第２図に示す。
以上説明した実施例ではＰ型シリコン半導体基
板を用いたＮチヤネルMOSセルの製造方法を示
したが、Ｎ型シリコン半導体基板を用い、ドープ
する不純物の極性をそれに合わせて反転してやれ
ばＰチヤネルMOSセルとすることが可能なのは
言うまでもない。また、基板中にウエル領域を設
けCMOS化することもできる。さらに、本実施
例では誘電体として窒化シリコンを用いたが、シ
リコン酸化膜などを使用してもかまわない。
板を用いたＮチヤネルMOSセルの製造方法を示
したが、Ｎ型シリコン半導体基板を用い、ドープ
する不純物の極性をそれに合わせて反転してやれ
ばＰチヤネルMOSセルとすることが可能なのは
言うまでもない。また、基板中にウエル領域を設
けCMOS化することもできる。さらに、本実施
例では誘電体として窒化シリコンを用いたが、シ
リコン酸化膜などを使用してもかまわない。
（発明の効果）
以上説明したように、フイールド酸化膜中に溝
を掘りその溝の中にポリシリコン−誘電体−ポリ
シリコンから構成されるキヤパシタを埋め込んで
いるため、単位面積当りのキヤパシタ容量を大き
くすることができ、超高集積メモリとして利用で
きる。又、キヤパシタとしてMOSキヤパシタで
はなく、ポリシリコン−誘電体−ポリシリコンか
ら構成されるものを使用しているため次のような
利点がある。第１にシリコン基板に溝を掘りその
側面及び底面に酸化膜をつけMOSキヤパシタと
する方法ではエツチング時の損傷やストレスによ
り良好な絶縁耐圧を持つた酸化膜が得られない
が、本発明ではこのような酸化膜をキヤパシタと
して使用しないためキヤパシタの耐圧は良好であ
る。第２に動作時の電源電圧変動の影響を少なく
するため、キヤパシタの片側はVss電位（通常は
接地電位）にするのが望ましいが、MOSキヤパ
シタにおいては必要であつたデプレツシヨン化
が、不要となる。第３に、キヤパシタが酸化膜に
囲まれて、基板より絶縁されているため、α線や
インパクトイオン化によつて基板中に生じるキヤ
リアがキヤパシタに流れ込んで誤動作を引き起す
ような事はない。
を掘りその溝の中にポリシリコン−誘電体−ポリ
シリコンから構成されるキヤパシタを埋め込んで
いるため、単位面積当りのキヤパシタ容量を大き
くすることができ、超高集積メモリとして利用で
きる。又、キヤパシタとしてMOSキヤパシタで
はなく、ポリシリコン−誘電体−ポリシリコンか
ら構成されるものを使用しているため次のような
利点がある。第１にシリコン基板に溝を掘りその
側面及び底面に酸化膜をつけMOSキヤパシタと
する方法ではエツチング時の損傷やストレスによ
り良好な絶縁耐圧を持つた酸化膜が得られない
が、本発明ではこのような酸化膜をキヤパシタと
して使用しないためキヤパシタの耐圧は良好であ
る。第２に動作時の電源電圧変動の影響を少なく
するため、キヤパシタの片側はVss電位（通常は
接地電位）にするのが望ましいが、MOSキヤパ
シタにおいては必要であつたデプレツシヨン化
が、不要となる。第３に、キヤパシタが酸化膜に
囲まれて、基板より絶縁されているため、α線や
インパクトイオン化によつて基板中に生じるキヤ
リアがキヤパシタに流れ込んで誤動作を引き起す
ような事はない。
また、製造プロセス上の利点として溝を掘る
際、基板をストツパーとして使用するためのイン
ラインでのモニターが可能となる。
際、基板をストツパーとして使用するためのイン
ラインでのモニターが可能となる。
即ち、フイールド酸化膜厚と同じ深さの溝が形
成されるため、溝の深さのモニターはフイールド
酸化膜厚で行え、かつフイールド酸化膜厚の制御
は通常容易に行われており、溝の深さの再現性は
良好となる。
成されるため、溝の深さのモニターはフイールド
酸化膜厚で行え、かつフイールド酸化膜厚の制御
は通常容易に行われており、溝の深さの再現性は
良好となる。
さらに、本発明によれば、キヤパシタの容量と
して40〜50fF（1fF＝10-15Ｆ）以上を容易に得る
ことができるという利点がある。
して40〜50fF（1fF＝10-15Ｆ）以上を容易に得る
ことができるという利点がある。
第１図Ａ〜Ｊは本発明の一実施例の工程断面
図、第２図は第１図Ｊの上面図である。 １……Ｐ型シリコン半導体基板、２……パツド
シリコン酸化膜、３……窒化シリコン膜、４，
８，１５，１８……レジスト、５……チヤンネル
ストツプ層、６……フイールド酸化膜、７……
溝、９，１６……酸化膜、１０……開口部、１１
……第１ポリシリコン層、１２，１９，２０……
N+拡散層、１３……窒化シリコン酸化膜、１４
……第２ポリシリコン層、１７……モリブデンシ
リサイド、２１……絶縁膜、２２……コンタクト
ホール、２３……ビツト線、２４……保護膜。
図、第２図は第１図Ｊの上面図である。 １……Ｐ型シリコン半導体基板、２……パツド
シリコン酸化膜、３……窒化シリコン膜、４，
８，１５，１８……レジスト、５……チヤンネル
ストツプ層、６……フイールド酸化膜、７……
溝、９，１６……酸化膜、１０……開口部、１１
……第１ポリシリコン層、１２，１９，２０……
N+拡散層、１３……窒化シリコン酸化膜、１４
……第２ポリシリコン層、１７……モリブデンシ
リサイド、２１……絶縁膜、２２……コンタクト
ホール、２３……ビツト線、２４……保護膜。
Claims (1)
- 【特許請求の範囲】 １ 順次形成された第１ポリシリコン、誘電体
膜、第２ポリシリコンからなるキヤパシタが、フ
イールド酸化膜に形成された底部に酸化膜をもつ
溝の内部に埋め込まれていることを特徴とする半
導体RAM装置の構造。 ２ 半導体基板上にフイールド酸化膜を形成する
工程と、該フイールド酸化膜に前記基板に達する
溝を形成する工程と、該形成された溝の底部に酸
化膜を形成する工程と、その後、前記溝の内面に
第１ポリシリコン層、誘電体層、第２ポリシリコ
ン層を順次積層し、キヤパシタを形成する工程と
を含むことを特徴とする半導体RAM装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081170A JPS60225461A (ja) | 1984-04-24 | 1984-04-24 | 半導体ｒａｍ装置の構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081170A JPS60225461A (ja) | 1984-04-24 | 1984-04-24 | 半導体ｒａｍ装置の構造およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225461A JPS60225461A (ja) | 1985-11-09 |
| JPH0556663B2 true JPH0556663B2 (ja) | 1993-08-20 |
Family
ID=13738981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081170A Granted JPS60225461A (ja) | 1984-04-24 | 1984-04-24 | 半導体ｒａｍ装置の構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225461A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| JP2767104B2 (ja) * | 1987-03-30 | 1998-06-18 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1984
- 1984-04-24 JP JP59081170A patent/JPS60225461A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225461A (ja) | 1985-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |