JPH0388362A - 高出力用集積回路のための半導体構造 - Google Patents
高出力用集積回路のための半導体構造Info
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- JPH0388362A JPH0388362A JP2215941A JP21594190A JPH0388362A JP H0388362 A JPH0388362 A JP H0388362A JP 2215941 A JP2215941 A JP 2215941A JP 21594190 A JP21594190 A JP 21594190A JP H0388362 A JPH0388362 A JP H0388362A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/837—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs
- H10D84/839—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs comprising VDMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、−膜内に半導体デバイスに関し、さらに詳し
くは、高出力用集積回路に適する半導体構造の製造方法
に関する。
くは、高出力用集積回路に適する半導体構造の製造方法
に関する。
〈従来の技術〉
論理回路またはアナログ回路およびパワーＭＯ８ＦＥＴ
またはバイポーラ・トランジスタなどの、低電圧トラン
ジスタおよびパワー・トランジスタを有する高出力用集
積回路は、基板上の半導体エピタキシャル層内で領域を
分離することにより製造することができる。現在、パワ
ー・デバイスから論理デバイスを分離する技術には、埋
込層構造と工’／チング・レフィル構造（ｅｔｃｈ ｒ
ｅｆｉｌｌ ５ｔｒｕｃ−ｔｕｒｅ）がある。１９８６
年１２月１６日に発行された日本国公開特許公報第６１
−２８５７５０号に開示された埋込層構造は、Ｎ パタ
ーン埋込層が形成されているＮ 型基板により構成され
る。
またはバイポーラ・トランジスタなどの、低電圧トラン
ジスタおよびパワー・トランジスタを有する高出力用集
積回路は、基板上の半導体エピタキシャル層内で領域を
分離することにより製造することができる。現在、パワ
ー・デバイスから論理デバイスを分離する技術には、埋
込層構造と工’／チング・レフィル構造（ｅｔｃｈ ｒ
ｅｆｉｌｌ ５ｔｒｕｃ−ｔｕｒｅ）がある。１９８６
年１２月１６日に発行された日本国公開特許公報第６１
−２８５７５０号に開示された埋込層構造は、Ｎ パタ
ーン埋込層が形成されているＮ 型基板により構成され
る。
Ｐ型エピタキシャルを基板上に成長させ、そこに第２の
Ｎ パターン埋込層がさらに形成される。
Ｎ パターン埋込層がさらに形成される。
Ｎ型エピタキシャル層はＰ型エピタキシャル層上に形成
される。Ｎ型エピタキシャル層内では、Ｐ パターン分
離領域が埋込層を囲んで形成され、Ｐ型エピタキシャル
層まで拡散される。Ｎ 埋込層の上方の分離領域は、パ
ワー・デバイスが形成されるところで、Ｐ型エピタキシ
ャル層の上方の分離領域は論理デバイスが形成されると
ころである。第３のＮ＋パターン埋込層もまた、論理デ
バイス・エリアの下方に形成される。第３のＮ 埋込層
は第２のＮ＋埋込層とは離れて形成されねばならない。
される。Ｎ型エピタキシャル層内では、Ｐ パターン分
離領域が埋込層を囲んで形成され、Ｐ型エピタキシャル
層まで拡散される。Ｎ 埋込層の上方の分離領域は、パ
ワー・デバイスが形成されるところで、Ｐ型エピタキシ
ャル層の上方の分離領域は論理デバイスが形成されると
ころである。第３のＮ＋パターン埋込層もまた、論理デ
バイス・エリアの下方に形成される。第３のＮ 埋込層
は第２のＮ＋埋込層とは離れて形成されねばならない。
これは、分離領域を破壊しないために、第３のＮ＋埋込
層の拡散の深さを浅く抑えねばならないからである。論
理デバイス・エリアの下部に形成される奇生ＮＰＮトラ
ンジスタは、低電圧においてオンになる傾向があるので
、この埋込層構造は望ましくない。奇生ＮＰＮトランジ
スタの影響を小ざくするために、奇生ＮＰＮトランジス
タのベースとなるＰ型エピタキシャル層の厚みまたはド
ーピング濃度を大きくすることができる。
層の拡散の深さを浅く抑えねばならないからである。論
理デバイス・エリアの下部に形成される奇生ＮＰＮトラ
ンジスタは、低電圧においてオンになる傾向があるので
、この埋込層構造は望ましくない。奇生ＮＰＮトランジ
スタの影響を小ざくするために、奇生ＮＰＮトランジス
タのベースとなるＰ型エピタキシャル層の厚みまたはド
ーピング濃度を大きくすることができる。
ＮＰＮトランジスタのベースの厚みまたはドーピング濃
度を大きくすることにより、不完全なトランジスタを作
ることができ、この場合はそれが望ましい。しかし、従
来技術の埋込層構造においては、Ｐ型エピタキシャル層
の厚みを、Ｎ 埋込層の垂直方向の拡散の長さよりも大
きくすることはできない。これは、Ｎ 埋込層か、Ｎ
基板およびＮ型エピタキシャル層と接触していなくては
ならないＬめである。さらに、Ｐ型エピタキシャル層が
高いドーピング濃度を有する場合は、Ｎ型エピタキシャ
ル層の固有抵抗は、自己ドーピングのために制御するこ
とが困難である。
度を大きくすることにより、不完全なトランジスタを作
ることができ、この場合はそれが望ましい。しかし、従
来技術の埋込層構造においては、Ｐ型エピタキシャル層
の厚みを、Ｎ 埋込層の垂直方向の拡散の長さよりも大
きくすることはできない。これは、Ｎ 埋込層か、Ｎ
基板およびＮ型エピタキシャル層と接触していなくては
ならないＬめである。さらに、Ｐ型エピタキシャル層が
高いドーピング濃度を有する場合は、Ｎ型エピタキシャ
ル層の固有抵抗は、自己ドーピングのために制御するこ
とが困難である。
エツチング・レフィル構造は、その中にウェル（ｗｅｌ
ｌ）を形成するためにエツチングされたＮ＋基板により
構成されている。その結果、Ｐ型エピタキシャル層が、
Ｎ＋基板の表面上とウェル内とに形成される。その構造
体はさらに研磨され、Ｐ型エピタキシャル層は、Ｎ＋基
板のウェル内のみに残留する。つぎに、Ｎ型エピタキシ
ャル層が、基板とＰ型エピタキシャル層との表面に形成
される。Ｐ パターン分離領域が、Ｎ 基板を囲むＮ型
エピタキシャル層内に形成され、Ｐ型エピタキシャル層
まで拡散される。パワー・デバイスおよび論理デバイス
は、埋込層構造の場合と同じ方法で構成される。エツチ
ング・レフィル構造は、研磨装置がたやすく手に入らな
い場合は、望ましくない。そのため、安いコストで簡単
に製造することができて、ＮＰＮ奇生トランジスタの影
響を小ざくし、よりよいデバイス性能を提供するような
半導体構造を用意することが望ましい。
ｌ）を形成するためにエツチングされたＮ＋基板により
構成されている。その結果、Ｐ型エピタキシャル層が、
Ｎ＋基板の表面上とウェル内とに形成される。その構造
体はさらに研磨され、Ｐ型エピタキシャル層は、Ｎ＋基
板のウェル内のみに残留する。つぎに、Ｎ型エピタキシ
ャル層が、基板とＰ型エピタキシャル層との表面に形成
される。Ｐ パターン分離領域が、Ｎ 基板を囲むＮ型
エピタキシャル層内に形成され、Ｐ型エピタキシャル層
まで拡散される。パワー・デバイスおよび論理デバイス
は、埋込層構造の場合と同じ方法で構成される。エツチ
ング・レフィル構造は、研磨装置がたやすく手に入らな
い場合は、望ましくない。そのため、安いコストで簡単
に製造することができて、ＮＰＮ奇生トランジスタの影
響を小ざくし、よりよいデバイス性能を提供するような
半導体構造を用意することが望ましい。
（発明が解決しようとする課題〉
本発明の目的はＮＰＮ奇生トランジスタの影響を小さく
する、高出力用集積回路のための半導体構造を提供する
ことである。
する、高出力用集積回路のための半導体構造を提供する
ことである。
本発明の他の目的は、コストが低く、量産性に秀れた、
製造の容易な高出力用集積回路のための半導体構造を提
供することである。
製造の容易な高出力用集積回路のための半導体構造を提
供することである。
本発明のさらに他の目的は、高出力用集積回路のデバイ
ス性能を向上する半導体構造を提供することである。
ス性能を向上する半導体構造を提供することである。
（課題を解決するための手段）
本発明の目的と長所は、基板、それぞれが埋込層を有す
る第１および第２のエピタキシャル層、パワーおよび論
理またはアナログ・デバイスが形成される第３のエピタ
キシャル層とにより構成される半導体構造を設けること
により達成される。
る第１および第２のエピタキシャル層、パワーおよび論
理またはアナログ・デバイスが形成される第３のエピタ
キシャル層とにより構成される半導体構造を設けること
により達成される。
第１および第２のエピタキシャル層の合計の厚みにより
、ＮＰＮ寄生トランジスタの影響は減少する。第１のエ
ピタキシャル層は、より低い固有抵抗をもたせて製造し
てもよく、それによりＮＰＮ寄生トランジスタの影響が
さらに減少する。また、第２のエピタキシャル層は、第
３のエピタキシャル層の自己ドーピングを小さくするた
めに、高い固有抵抗をもたせて製造してもよい。二重埋
込層を用いると、パワー・デバイスの電気的接触はよく
なる。このような構成により、デバイス性能と量産性が
向上し、かつ低価格で製造することが可能になる。
、ＮＰＮ寄生トランジスタの影響は減少する。第１のエ
ピタキシャル層は、より低い固有抵抗をもたせて製造し
てもよく、それによりＮＰＮ寄生トランジスタの影響が
さらに減少する。また、第２のエピタキシャル層は、第
３のエピタキシャル層の自己ドーピングを小さくするた
めに、高い固有抵抗をもたせて製造してもよい。二重埋
込層を用いると、パワー・デバイスの電気的接触はよく
なる。このような構成により、デバイス性能と量産性が
向上し、かつ低価格で製造することが可能になる。
（実施例）
第１図は、Ｐ型エピタキシャル層２１が表面に形成され
たＮ型半導体基板２０の一部分の拡大断面図である。Ｎ
型ドーピング剤は、Ｐ型エピタキシャル層２１の選択さ
れた部分内に導入され、Ｎ型埋込層２５を形成する。Ｐ
型エピタキシャル層２１のその部分は、マスク２２と、
標準のフォトリソグラフ４ （ｐｈｏｔｏＩ ；ｔｈｏ
ｇｒａｐｈｙ）および工’／チング・プロセスを用いて
選択される。好適な実施例においては、マスク２２は酸
化物層および窒化物層により構成される。Ｎ型埋込層２
５は、予備蒸＄Ｉ（ｐｒｅｄｅｐｏｓｉｔｉｏｎ）およ
び拡散法またはイオン注入法により形成することができ
る。アンチモンは、Ｎ型埋込層２５を形成するのに好ま
しいＮ型のドーピング剤である。これは、アンチモンが
、その後のエピタキシャル成長中にあまり自己ドーピン
グ（ａｕｔｏｄｏｐｉｎｇ） Ｌ／ないためである。し
かし、ヒ素やリンなどの他のＮ型ドーピング剤を用いて
もよい。本発明の１つの実施例では、Ｐ型エピタキシャ
ル層２１のドーピング濃度は、約６×１０１０１５ａｔ
Ｏ／Ｃｍ３である。
たＮ型半導体基板２０の一部分の拡大断面図である。Ｎ
型ドーピング剤は、Ｐ型エピタキシャル層２１の選択さ
れた部分内に導入され、Ｎ型埋込層２５を形成する。Ｐ
型エピタキシャル層２１のその部分は、マスク２２と、
標準のフォトリソグラフ４ （ｐｈｏｔｏＩ ；ｔｈｏ
ｇｒａｐｈｙ）および工’／チング・プロセスを用いて
選択される。好適な実施例においては、マスク２２は酸
化物層および窒化物層により構成される。Ｎ型埋込層２
５は、予備蒸＄Ｉ（ｐｒｅｄｅｐｏｓｉｔｉｏｎ）およ
び拡散法またはイオン注入法により形成することができ
る。アンチモンは、Ｎ型埋込層２５を形成するのに好ま
しいＮ型のドーピング剤である。これは、アンチモンが
、その後のエピタキシャル成長中にあまり自己ドーピン
グ（ａｕｔｏｄｏｐｉｎｇ） Ｌ／ないためである。し
かし、ヒ素やリンなどの他のＮ型ドーピング剤を用いて
もよい。本発明の１つの実施例では、Ｐ型エピタキシャ
ル層２１のドーピング濃度は、約６×１０１０１５ａｔ
Ｏ／Ｃｍ３である。
第２図は、第１図の構造をさらに進化させたプロセスの
ものである。まず、マスク２２がＰ型エピタキシャル層
２１の表面から除去される。Ｐ型エピタキシャル層２６
が、Ｐ型エピタキシャル層２１の表面上に形成され、さ
らにＮ型ドーピング剤が、Ｐ型エピタキシャル層２６の
選択された部分内に導入されて、Ｎ型埋込層３０を形成
する。
ものである。まず、マスク２２がＰ型エピタキシャル層
２１の表面から除去される。Ｐ型エピタキシャル層２６
が、Ｐ型エピタキシャル層２１の表面上に形成され、さ
らにＮ型ドーピング剤が、Ｐ型エピタキシャル層２６の
選択された部分内に導入されて、Ｎ型埋込層３０を形成
する。
Ｎ型埋込層３０は、Ｎ型埋込層２５と同じ方法で、Ｐ型
エピタキシャル層２６を選択的にドーピングするための
マスク２７を用いて形成される。ただし、マスク２７は
、アップドレーン◆トランジスタ（ｕｐｄｒａｉｎ ｔ
ｒａｎｓｔｓｔｏｒ）などの特別なデバイスを形成する
場合（第４図参照）は、マスク２２と異なることもある
。Ｐ型エピタキシャル層２６のドーピング濃度は、Ｐ型
エピタキシャル層２１のドーピング濃度よりも低いこと
が好ましい。ある実施例では、Ｐ型エピタキシャル層２
６のドーピング濃度は、約１×１０１０１５ａｔＯ／Ｃ
ｍ３である。２個のＰ型エピタキシャル層２１と２６を
用いることの利点を、以下にさらに詳しく述べる。
エピタキシャル層２６を選択的にドーピングするための
マスク２７を用いて形成される。ただし、マスク２７は
、アップドレーン◆トランジスタ（ｕｐｄｒａｉｎ ｔ
ｒａｎｓｔｓｔｏｒ）などの特別なデバイスを形成する
場合（第４図参照）は、マスク２２と異なることもある
。Ｐ型エピタキシャル層２６のドーピング濃度は、Ｐ型
エピタキシャル層２１のドーピング濃度よりも低いこと
が好ましい。ある実施例では、Ｐ型エピタキシャル層２
６のドーピング濃度は、約１×１０１０１５ａｔＯ／Ｃ
ｍ３である。２個のＰ型エピタキシャル層２１と２６を
用いることの利点を、以下にさらに詳しく述べる。
第３図は、第２図の構造をさらに進化させたプロセスの
ものである。まず、マスク２７を除去する。つぎにＮ型
埋込層２５および３０を、各領域の界面が互いに重なり
あうように、またＮ型埋込層２５が基板２０に重なるよ
うに拡散する。Ｐ型エピタキシャル層２１および２６の
厚みは、Ｎ型埋込層２５および３０の上方拡散と下方拡
散により決まる。たとえば、Ｎ型埋込層２５および３０
がアンチモンでドーピングされた場合は、Ｎ型埋込層２
５と３０のそれぞれは、Ｐ型エピタキシャル層２１と２
６の表面から、それぞれ約１３ミクロン下方に拡散する
。さらにＮ型埋込層２５は、約７ミクロン上方に拡散し
、Ｎ型基板層２０は上方にに約７ミクロン拡散する。こ
のため、エピタキシャル層２１と２６は、上方拡散と下
方拡散の合計の約２０ミクロンよりも大きくなることは
できず、Ｎ型埋込層２５と３０は重なり合う。Ｐ型エピ
タキシャル層２１と２６の厚みは、ヒ素やリンなどの、
より早く拡散する他のＮ型ドーピング剤が用いられた場
合は異ってくる。Ｎ型埋込層２５と３０の通常の拡散サ
イクルは、摂氏１２５０度において約８ないし１０Ｆｔ
Ｉ間である。Ｎ型埋込層の拡散サイクル後は、Ｎ型エピ
タキシャル層３２が、Ｐ型エピタキシャル層２６とＮ型
埋込層３０との表面上に形成される。その結果、Ｐ型分
離領域３３が、Ｎ型埋込層２５と３０とを囲んで形成さ
れ、次にＮ型エピタキシャル層３２を貫通して拡散され
て、Ｐ型エピタキシャル層２６と接触する。分離領域３
３が形成された後、Ｎ型埋込層３０は、Ｎ型エピタキシ
ャル層３２内に少し拡散する。Ｎ型エピタキシャルＢ３
２の固有抵抗と厚みは、その中に構成される半導体デバ
イスの電気特性を最適にするように選択される。通常、
パワーＭＯ８ＦＥＴまたはバイポーラ・トランジスタ（
図示せず）のようなパワー・デバイスが、括弧３５によ
り示される、Ｎ型埋込層２５および３０上方のＮ型エピ
タキシャル層３２内に形成される。
ものである。まず、マスク２７を除去する。つぎにＮ型
埋込層２５および３０を、各領域の界面が互いに重なり
あうように、またＮ型埋込層２５が基板２０に重なるよ
うに拡散する。Ｐ型エピタキシャル層２１および２６の
厚みは、Ｎ型埋込層２５および３０の上方拡散と下方拡
散により決まる。たとえば、Ｎ型埋込層２５および３０
がアンチモンでドーピングされた場合は、Ｎ型埋込層２
５と３０のそれぞれは、Ｐ型エピタキシャル層２１と２
６の表面から、それぞれ約１３ミクロン下方に拡散する
。さらにＮ型埋込層２５は、約７ミクロン上方に拡散し
、Ｎ型基板層２０は上方にに約７ミクロン拡散する。こ
のため、エピタキシャル層２１と２６は、上方拡散と下
方拡散の合計の約２０ミクロンよりも大きくなることは
できず、Ｎ型埋込層２５と３０は重なり合う。Ｐ型エピ
タキシャル層２１と２６の厚みは、ヒ素やリンなどの、
より早く拡散する他のＮ型ドーピング剤が用いられた場
合は異ってくる。Ｎ型埋込層２５と３０の通常の拡散サ
イクルは、摂氏１２５０度において約８ないし１０Ｆｔ
Ｉ間である。Ｎ型埋込層の拡散サイクル後は、Ｎ型エピ
タキシャル層３２が、Ｐ型エピタキシャル層２６とＮ型
埋込層３０との表面上に形成される。その結果、Ｐ型分
離領域３３が、Ｎ型埋込層２５と３０とを囲んで形成さ
れ、次にＮ型エピタキシャル層３２を貫通して拡散され
て、Ｐ型エピタキシャル層２６と接触する。分離領域３
３が形成された後、Ｎ型埋込層３０は、Ｎ型エピタキシ
ャル層３２内に少し拡散する。Ｎ型エピタキシャルＢ３
２の固有抵抗と厚みは、その中に構成される半導体デバ
イスの電気特性を最適にするように選択される。通常、
パワーＭＯ８ＦＥＴまたはバイポーラ・トランジスタ（
図示せず）のようなパワー・デバイスが、括弧３５によ
り示される、Ｎ型埋込層２５および３０上方のＮ型エピ
タキシャル層３２内に形成される。
ＣＭＯ８論理回路や、アナログ・デバイス（図示せず）
のような高密度回路は、括弧３７に示される、Ｐ型エピ
タキシャル層２１および２６の上方のＮ型エピタキシャ
ル層３２内に形成される。
のような高密度回路は、括弧３７に示される、Ｐ型エピ
タキシャル層２１および２６の上方のＮ型エピタキシャ
ル層３２内に形成される。
Ｎ型埋込層２５と３０はいずれも、Ｎ 基板２０とＮ型
エピタキシャル層３２との間で良好な導電層として働き
、パワー・デバイスの低い固有抵抗の実現を可能にする
。本発明は、Ｎ型エピタキシャル層３２（エミッタ）、
Ｐ型エピタキシャル層２１および２６（ベース）および
Ｎ 基板２０（コレクタ）により形成される奇生ＮＰＮ
トランジスタが、オンになる可能性を低下させる。２個
のＰ型エピタキシャル層２１および２６を用いることに
よって、奇生ＮＰＮトランジスタのＰ型ベースの厚みを
大きくして、垂直方向の寄生ＮＰＮトランジスタの影響
を減少させることができる。
エピタキシャル層３２との間で良好な導電層として働き
、パワー・デバイスの低い固有抵抗の実現を可能にする
。本発明は、Ｎ型エピタキシャル層３２（エミッタ）、
Ｐ型エピタキシャル層２１および２６（ベース）および
Ｎ 基板２０（コレクタ）により形成される奇生ＮＰＮ
トランジスタが、オンになる可能性を低下させる。２個
のＰ型エピタキシャル層２１および２６を用いることに
よって、奇生ＮＰＮトランジスタのＰ型ベースの厚みを
大きくして、垂直方向の寄生ＮＰＮトランジスタの影響
を減少させることができる。
寄生ＮＰＮトランジスタが、より高電圧のデバイス内で
オンになることを防ぐためには、Ｐ型エピタキシャル層
２１と２６の厚みを、低電圧デバイス内の厚みよりも大
きくしなければならない。このように、従来技術で行わ
れていたように、Ｐ型エピタキシャル層を１個だけ用い
る場合は、垂直方向のＮＰＮトランジスタをオンにしな
いようにするには不充分である。これは、単一の埋込層
拡散ではその厚みが制限されるためである。さらに、Ｐ
型エピタキシャル層２１は、低い固有抵抗または高いド
ーピング濃度で製造することができ、それによってさら
に密度の高い回路エリア３７に存在する、垂直方向の奇
生ＮＰＮトランジスタの影響が減少する。Ｐ型エピタキ
シャル層２６は高い固有抵抗または低いドーピング濃度
で形成することができ、このことは、自己ドーピングの
問題を減少させることにより、Ｎ型エピタキシャル層３
２の形成をよりよく制御するのに役立つ。本発明では、
Ｐ型エピタキシャル層２１および２６の厚みが大きい方
が望ましい場合は、Ｎ型埋込層を有する第３のＰ型エピ
タキシャル層（図示せず）を、Ｎ型エピタキシャル層３
２を形成する前に、さらに形成してもよい。Ｐチャンネ
ル・パワー◆デバイスを製造するには、図示されたもの
と逆の導電型を有する各層を製造することができる点に
留意されたい。
オンになることを防ぐためには、Ｐ型エピタキシャル層
２１と２６の厚みを、低電圧デバイス内の厚みよりも大
きくしなければならない。このように、従来技術で行わ
れていたように、Ｐ型エピタキシャル層を１個だけ用い
る場合は、垂直方向のＮＰＮトランジスタをオンにしな
いようにするには不充分である。これは、単一の埋込層
拡散ではその厚みが制限されるためである。さらに、Ｐ
型エピタキシャル層２１は、低い固有抵抗または高いド
ーピング濃度で製造することができ、それによってさら
に密度の高い回路エリア３７に存在する、垂直方向の奇
生ＮＰＮトランジスタの影響が減少する。Ｐ型エピタキ
シャル層２６は高い固有抵抗または低いドーピング濃度
で形成することができ、このことは、自己ドーピングの
問題を減少させることにより、Ｎ型エピタキシャル層３
２の形成をよりよく制御するのに役立つ。本発明では、
Ｐ型エピタキシャル層２１および２６の厚みが大きい方
が望ましい場合は、Ｎ型埋込層を有する第３のＰ型エピ
タキシャル層（図示せず）を、Ｎ型エピタキシャル層３
２を形成する前に、さらに形成してもよい。Ｐチャンネ
ル・パワー◆デバイスを製造するには、図示されたもの
と逆の導電型を有する各層を製造することができる点に
留意されたい。
第４図は、本発明の第２の実施例を示す。デバイス領域
３５と３７は第３図に示されたものと同じであるが、第
２のＮ 埋込層３０がＰ型エピタキシャル層２６内に形
成されている点が異なる。
３５と３７は第３図に示されたものと同じであるが、第
２のＮ 埋込層３０がＰ型エピタキシャル層２６内に形
成されている点が異なる。
第３のＮ 埋込層３０もまた、デバイス領域４０内に形
成される。第４図は１個以上のＮ＋埋込層３０の形成が
、どの様に利用されるかを示している。第２図に示され
るマスク２７は、パターン化されて、Ｐ型エピタキシャ
ル層２６内に同時に１個以上のＮ 埋込層３０を形成す
ることができ、そのため他のマスキング層が不要となる
。２個のＰ型エピタキシャル層２１と２６が形成される
ために、これが可能となる。もしＰ型エピタキシャル層
が１個しか形成されなければ、デバイス領域３７と４０
内のＮ＋埋込層３０はＮ＋基板２０まで拡散して行き、
デバイス領域３７と４０から、デバイス領域３５を分離
する領域を破壊してしまう。デバイス領域３７のＮ エ
ピタキシャル層３２内に、論理回路またはアナログ回路
（図示せず）を形成することができる。デバイス領域３
７内のＮ 埋込層３０は、Ｎ型エピタキシャル層３２の
自己ドーピングをさらに小さくすることに役立つ。
成される。第４図は１個以上のＮ＋埋込層３０の形成が
、どの様に利用されるかを示している。第２図に示され
るマスク２７は、パターン化されて、Ｐ型エピタキシャ
ル層２６内に同時に１個以上のＮ 埋込層３０を形成す
ることができ、そのため他のマスキング層が不要となる
。２個のＰ型エピタキシャル層２１と２６が形成される
ために、これが可能となる。もしＰ型エピタキシャル層
が１個しか形成されなければ、デバイス領域３７と４０
内のＮ＋埋込層３０はＮ＋基板２０まで拡散して行き、
デバイス領域３７と４０から、デバイス領域３５を分離
する領域を破壊してしまう。デバイス領域３７のＮ エ
ピタキシャル層３２内に、論理回路またはアナログ回路
（図示せず）を形成することができる。デバイス領域３
７内のＮ 埋込層３０は、Ｎ型エピタキシャル層３２の
自己ドーピングをさらに小さくすることに役立つ。
デバイス領域４０では、バイポーラ・トランジスタまた
はアップドレーン・パワーＭＯ８ＦＥＴ（図示せず）を
形成することができる。よく知られている、マスキング
および拡散のステップは、Ｎ コレクタまたはアップド
レーン領域４３を形成するために必要となる。デバイス
領域４０内のＮ 埋込層３０は、形成されるデバイスの
コレクタまたはドレーンの部分である。専門家であれば
、第３図と第４図とに示される２つの実施例の変形もま
た、望ましいことが容易に認識できるであろう。
はアップドレーン・パワーＭＯ８ＦＥＴ（図示せず）を
形成することができる。よく知られている、マスキング
および拡散のステップは、Ｎ コレクタまたはアップド
レーン領域４３を形成するために必要となる。デバイス
領域４０内のＮ 埋込層３０は、形成されるデバイスの
コレクタまたはドレーンの部分である。専門家であれば
、第３図と第４図とに示される２つの実施例の変形もま
た、望ましいことが容易に認識できるであろう。
（発明の効果）
本発明により、高出力用集積回路のための新しい、改良
された半導体構造が提供された。本発明による構造は低
コストで、しかも秀れた量産性のもとで製造することが
でき、改良されたデバイス性能を得ることができる。
された半導体構造が提供された。本発明による構造は低
コストで、しかも秀れた量産性のもとで製造することが
でき、改良されたデバイス性能を得ることができる。
第１図ないし第３図は、本発明の第１の実施例を代表し
たさまざまな段階の半導体基板の一部の拡大断面図であ
る： 第４図は、本発明の第２の実施例を代表する半導体基板
の一部の拡大断面図である。 ２０、、、Ｎ 半導体基板、 ２１．２６．、、Ｐ型エピタキシャル層、２２．２７．
、、マスク、 ２５．３０．、、Ｎ型埋込層、 ３２・・・Ｎ型エピタキシャル層、 ３３・・・分離領域、 ３７．４０・・・デバイス領域、 ４３・・・アップドレーン領域。
たさまざまな段階の半導体基板の一部の拡大断面図であ
る： 第４図は、本発明の第２の実施例を代表する半導体基板
の一部の拡大断面図である。 ２０、、、Ｎ 半導体基板、 ２１．２６．、、Ｐ型エピタキシャル層、２２．２７．
、、マスク、 ２５．３０．、、Ｎ型埋込層、 ３２・・・Ｎ型エピタキシャル層、 ３３・・・分離領域、 ３７．４０・・・デバイス領域、 ４３・・・アップドレーン領域。
Claims (7)
- （１）第１の導電型の基板； 基板上に設けられ、かつ第１の導電型の第１の埋込層を
有する第２の導電型の第１のエピタキシャル層； 第１のエピタキシャル層上に設けられ、かつ第１の埋込
層の上方に形成された第１の導電型の第２の埋込層を有
する第２の導電型の第２のエピタキシャル層；および 第２のエピタキシャル層上に設けられ、前記第２のエピ
タキシャル層まで広がる分離領域を有し、かつ第１およ
び第２の埋込層を囲む第１の導電型の第３のエピタキシ
ャル層； とによって構成されることを特徴とする半導体構造。 - （２）第２のエピタキシャル層の固有抵抗が、第１のエ
ピタキシャル層の固有抵抗よりも高いことを特徴とする
請求項１記載の半導体構造。 - （３）第１の導電型がＮ型であることを特徴とする請求
項１記載の半導体構造。 - （４）第１および第２の埋込層がアンチモンでドーピン
グされていることを特徴とする請求項１記載の半導体構
造。 - （５）少なくとも、第２の埋込層に隣接する第２のエピ
タキシャル層内に形成された第１の導電型の第３の埋込
層によつてさらに構成されることを特徴とする請求項１
記載の半導体構造。 - （６）少なくとも、第２のエピタキシャル層と第３のエ
ピタキシャル層との間に設けられた第２の埋込層上に形
成された第１の導電型の第３の埋込層を有する第２の導
電型の第４のエピタキシャル層によつてさらに構成され
ることを特徴とする請求項１記載の半導体構造。 - （７）論理デバイスが、分離領域によつてパワー・デバ
イスから分離されている、第１および第２の埋込層の上
方の第３のエピタキシャル層内に形成されたパワー・デ
バイスおよび第３のエピタキシャル層内に形成された論
理デバイスによって、さらに構成されることを特徴とす
る請求項１記載の半導体構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US395,695 | 1989-08-18 | ||
| US07/395,695 US5070382A (en) | 1989-08-18 | 1989-08-18 | Semiconductor structure for high power integrated circuits |
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| Publication Number | Publication Date |
|---|---|
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| JP3074708B2 JP3074708B2 (ja) | 2000-08-07 |
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| JP02215941A Expired - Fee Related JP3074708B2 (ja) | 1989-08-18 | 1990-08-17 | 高出力用集積回路のための半導体構造 |
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|---|---|
| US (1) | US5070382A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183350A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
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| US5623159A (en) * | 1994-10-03 | 1997-04-22 | Motorola, Inc. | Integrated circuit isolation structure for suppressing high-frequency cross-talk |
| FR2729008B1 (fr) * | 1994-12-30 | 1997-03-21 | Sgs Thomson Microelectronics | Circuit integre de puissance |
| WO1997023901A1 (en) * | 1995-12-21 | 1997-07-03 | Philips Electronics N.V. | Method of manufacturing a resurf semiconductor device, and a semiconductor device manufactured by such a method |
| US6033950A (en) | 1998-04-10 | 2000-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual layer poly deposition to prevent auto-doping in mixed-mode product fabrication |
| DE69838453D1 (de) * | 1998-12-09 | 2007-10-31 | St Microelectronics Srl | Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren |
| US6232172B1 (en) | 1999-07-16 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Method to prevent auto-doping induced threshold voltage shift |
| JP4016371B2 (ja) * | 1999-11-10 | 2007-12-05 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| US6395591B1 (en) * | 2000-12-07 | 2002-05-28 | Micrel, Incorporated | Selective substrate implant process for decoupling analog and digital grounds |
| US7209366B2 (en) * | 2004-03-19 | 2007-04-24 | Intel Corporation | Delivery regions for power, ground and I/O signal paths in an IC package |
| US9306034B2 (en) * | 2014-02-24 | 2016-04-05 | Vanguard International Semiconductor Corporation | Method and apparatus for power device with multiple doped regions |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3404450A (en) * | 1966-01-26 | 1968-10-08 | Westinghouse Electric Corp | Method of fabricating an integrated circuit structure including unipolar transistor and bipolar transistor portions |
| JPS4842685A (ja) * | 1971-09-30 | 1973-06-21 | ||
| NL7408110A (nl) * | 1974-06-18 | 1975-12-22 | Philips Nv | Halfgeleiderinrichting met complementaire tran- sistorstrukturen en werkwijze ter vervaardiging daarvan. |
| JPS61154063A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | 光半導体装置およびその製造方法 |
| JPH0783113B2 (ja) * | 1985-06-12 | 1995-09-06 | 日産自動車株式会社 | 半導体装置 |
| JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
| JPH0821679B2 (ja) * | 1987-07-03 | 1996-03-04 | 日産自動車株式会社 | 半導体装置 |
-
1989
- 1989-08-18 US US07/395,695 patent/US5070382A/en not_active Expired - Lifetime
-
1990
- 1990-08-09 DE DE69033647T patent/DE69033647T2/de not_active Expired - Fee Related
- 1990-08-09 EP EP90115280A patent/EP0413256B1/en not_active Expired - Lifetime
- 1990-08-17 JP JP02215941A patent/JP3074708B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183350A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | 高電圧半導体デバイス用集積エッジ構造の製造方法及び該集積エッジ構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0413256A3 (en) | 1992-07-22 |
| EP0413256B1 (en) | 2000-10-11 |
| JP3074708B2 (ja) | 2000-08-07 |
| US5070382A (en) | 1991-12-03 |
| EP0413256A2 (en) | 1991-02-20 |
| DE69033647T2 (de) | 2001-05-10 |
| DE69033647D1 (de) | 2000-11-16 |
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