JP3082811B2 - パルス検出装置 - Google Patents
パルス検出装置Info
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- JP3082811B2 JP3082811B2 JP05007566A JP756693A JP3082811B2 JP 3082811 B2 JP3082811 B2 JP 3082811B2 JP 05007566 A JP05007566 A JP 05007566A JP 756693 A JP756693 A JP 756693A JP 3082811 B2 JP3082811 B2 JP 3082811B2
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- comparator
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パルス信号の有無や、
パルス数、パルスの時間間隔等を利用して情報を伝達す
るシステムに用いられるパルス検出装置の改良に関する
ものである。
パルス数、パルスの時間間隔等を利用して情報を伝達す
るシステムに用いられるパルス検出装置の改良に関する
ものである。
【０００２】
【従来の技術】図７は、送信側と受信側を伝送線路で接
続し、情報の伝達をパルス信号により行うシステム装置
を示す図である。送信器１は、コンピュータ２から加え
られた情報S1に応じて、例えばＦＳＫ（frequency shif
t keying）変調を施したパルス信号S3を伝送線路３に出
力する。伝送線路３からパルス信号S3を受け取った受信
器５では、パルス検出回路７によりそのパルス信号S3を
検出し、続いて復調器８により復調して情報S1を再生
し、これをコンピュータ６へ送る。
続し、情報の伝達をパルス信号により行うシステム装置
を示す図である。送信器１は、コンピュータ２から加え
られた情報S1に応じて、例えばＦＳＫ（frequency shif
t keying）変調を施したパルス信号S3を伝送線路３に出
力する。伝送線路３からパルス信号S3を受け取った受信
器５では、パルス検出回路７によりそのパルス信号S3を
検出し、続いて復調器８により復調して情報S1を再生
し、これをコンピュータ６へ送る。
【０００３】図８は図７の受信器５に内蔵された従来の
パルス検出回路７の構成例を示す図であり、図９は図８
の各部の信号波形を示す図である。図８に示すパルス検
出回路は、伝送パルス信号が高周波であると共に低周波
ノイズ（オフセット、ドリフト等）をカットする目的で
ハイパスフィルタ９を用い、そのハイパスフィルタ９の
出力をコンパレータ１１において閾値と比較する構成で
ある。
パルス検出回路７の構成例を示す図であり、図９は図８
の各部の信号波形を示す図である。図８に示すパルス検
出回路は、伝送パルス信号が高周波であると共に低周波
ノイズ（オフセット、ドリフト等）をカットする目的で
ハイパスフィルタ９を用い、そのハイパスフィルタ９の
出力をコンパレータ１１において閾値と比較する構成で
ある。
【０００４】例えば図９(1) に示すようなオフセット電
圧Ｖoff を有するパルス信号S3がハイパスフィルタ９に
加えられると、低周波成分がカットされ図９(2) に示す
ような信号S4が得られる。コンパレータ11はこれを電圧
源13の電圧V1と比較し、図９(3)に示すような入力信号S
3と同じ周期のパルス信号S5を得る。
圧Ｖoff を有するパルス信号S3がハイパスフィルタ９に
加えられると、低周波成分がカットされ図９(2) に示す
ような信号S4が得られる。コンパレータ11はこれを電圧
源13の電圧V1と比較し、図９(3)に示すような入力信号S
3と同じ周期のパルス信号S5を得る。
【０００５】ところでこの場合、ハイパスフィルタ９の
カットオフ周波数f1とコンパレータ11の閾値V1が、入力
信号S3からパルス成分を抽出するためのパラメータとな
っている。換言すれば、パルス送信器１の特性（パルス
の波高値、オフセットＶoff、パルスの周波数成分等）
および伝送線路３の伝達特性を考慮して、カットオフ周
波数f1と、閾値V1の値を調節している。
カットオフ周波数f1とコンパレータ11の閾値V1が、入力
信号S3からパルス成分を抽出するためのパラメータとな
っている。換言すれば、パルス送信器１の特性（パルス
の波高値、オフセットＶoff、パルスの周波数成分等）
および伝送線路３の伝達特性を考慮して、カットオフ周
波数f1と、閾値V1の値を調節している。
【０００６】上記２つのパラメータのうち、ハイパスフ
ィルタ９のカットオフ周波数f1はパルス信号S3の持つ周
波数成分に、またコンパレータ11の閾値V1はパルス信号
S3の持つ周波数成分とパルス振幅にそれぞれ関係して設
定する必要がある。しかしながら、一般に、各送信器ご
とに特性（パルスの波高値、オフセット、周波数成分
等）が異なり、伝送線路も種類により伝達特性が異な
り、また重畳されるノイズレベルもそれぞれ異る。上記
２つのパラメータ設定ではそれらを考慮する必要がある
が、それは極めて煩雑な作業であるという問題があっ
た。
ィルタ９のカットオフ周波数f1はパルス信号S3の持つ周
波数成分に、またコンパレータ11の閾値V1はパルス信号
S3の持つ周波数成分とパルス振幅にそれぞれ関係して設
定する必要がある。しかしながら、一般に、各送信器ご
とに特性（パルスの波高値、オフセット、周波数成分
等）が異なり、伝送線路も種類により伝達特性が異な
り、また重畳されるノイズレベルもそれぞれ異る。上記
２つのパラメータ設定ではそれらを考慮する必要がある
が、それは極めて煩雑な作業であるという問題があっ
た。
【０００７】この問題を解決する方式として本願出願人
による出願である特願平３−３４３４５７号「パルス検
出装置」がある。図１０はその構成図である。入力パル
ス信号S4がアナログ・デジタル変換器（ＡＤ変換器）21
でデジタル化され、コンパレータ33、加算器25、レジス
タ23と29に加えられる。レジスタ23はＡＤ変換器の出力
信号D1を常時トレースしてその最大値D2を保持し、必要
に応じて、保持した値をリセットすることができる。レ
ジスタ29は信号D1を常時とレースしてその最小値を保持
する。なお必要に応じて、保持した値をリセットするこ
とができる。
による出願である特願平３−３４３４５７号「パルス検
出装置」がある。図１０はその構成図である。入力パル
ス信号S4がアナログ・デジタル変換器（ＡＤ変換器）21
でデジタル化され、コンパレータ33、加算器25、レジス
タ23と29に加えられる。レジスタ23はＡＤ変換器の出力
信号D1を常時トレースしてその最大値D2を保持し、必要
に応じて、保持した値をリセットすることができる。レ
ジスタ29は信号D1を常時とレースしてその最小値を保持
する。なお必要に応じて、保持した値をリセットするこ
とができる。
【０００８】コンパレータ27は、レジスタ23の出力D2
と、ＡＤ変換器出力D1にある設定値Ｅを加算した値D4
（加算器25の出力）との大小比較を行う。D1がD2より小
さくなったときコンパレータ27の出力はLOW になる（こ
れをここではアクティブになるという）。他方、コンパ
レータ33は、レジスタ29の出力に設定値Ｅを加算した値
D5と、ＡＤ変換器の出力信号D1との大小比較を行う。D1
がD5を越えたときコンパレータ33の出力はHIGHになる
（これをここではアクティブになるという）。パルス発
生器35はコンパレータ27の出力がアクティブになると
き、他方のパルス発生器37はコンパレータ33の出力がア
クティブになるとき、それぞれパルスを発生し各レジス
タをリセットする。
と、ＡＤ変換器出力D1にある設定値Ｅを加算した値D4
（加算器25の出力）との大小比較を行う。D1がD2より小
さくなったときコンパレータ27の出力はLOW になる（こ
れをここではアクティブになるという）。他方、コンパ
レータ33は、レジスタ29の出力に設定値Ｅを加算した値
D5と、ＡＤ変換器の出力信号D1との大小比較を行う。D1
がD5を越えたときコンパレータ33の出力はHIGHになる
（これをここではアクティブになるという）。パルス発
生器35はコンパレータ27の出力がアクティブになると
き、他方のパルス発生器37はコンパレータ33の出力がア
クティブになるとき、それぞれパルスを発生し各レジス
タをリセットする。
【０００９】出力回路39はコンパレータ27の出力信号D6
の立ち下がりエッジで立ち下がり、コンパレータ33の出
力信号D7の立ち上がりエッジで立ち上がる信号S5を出力
する。
の立ち下がりエッジで立ち下がり、コンパレータ33の出
力信号D7の立ち上がりエッジで立ち上がる信号S5を出力
する。
【００１０】以上の各部の動作波形を示すと図１１のよ
うになる。図からも明らかなように、出力信号S5はＡＤ
変換器の出力信号D1に同期したパルス信号であり、ま
た、設定値Ｅを信号D1の振幅以下で、しかもノイズレベ
ル以上に固定しておけば、直流オフセットやパルスの周
波数、パルスの立ち上がりおよび立ち下がり等の影響を
受けないパルスS5を得ることができる。
うになる。図からも明らかなように、出力信号S5はＡＤ
変換器の出力信号D1に同期したパルス信号であり、ま
た、設定値Ｅを信号D1の振幅以下で、しかもノイズレベ
ル以上に固定しておけば、直流オフセットやパルスの周
波数、パルスの立ち上がりおよび立ち下がり等の影響を
受けないパルスS5を得ることができる。
【００１１】
【発明が解決しようとする課題】ところで、図１０の構
成では、レジスタ、コンパレータ、加算器がそれぞれ２
組用意されており、その２組は交互に使用され、動作時
間の半分が無駄になっていて効率的に使用されていない
という問題があった。
成では、レジスタ、コンパレータ、加算器がそれぞれ２
組用意されており、その２組は交互に使用され、動作時
間の半分が無駄になっていて効率的に使用されていない
という問題があった。
【００１２】本発明はこのような点に鑑み、従来のよう
にレジスタやコンパレータ、加算器を２系統設けるので
はなく、１系統のレジスタやコンパレータ、加算器を効
率よく動作させて従来と同様の機能を発揮することので
きるパルス検出装置を実現しようとするものである。
にレジスタやコンパレータ、加算器を２系統設けるので
はなく、１系統のレジスタやコンパレータ、加算器を効
率よく動作させて従来と同様の機能を発揮することので
きるパルス検出装置を実現しようとするものである。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明では、アナログ信号を入力とし、１ビッ
トのデジタル信号(OUT) を出力する装置であって、パル
ス状の前記アナログ信号をデジタル信号(D) に変換する
ＡＤ変換器と、前記デジタル信号(D) を常時トレースし
て、前記デジタル信号(OUT) の状態に応じてデジタル信
号(D) の最大値あるいは最小値を保持するピークホール
ド回路と、前記デジタル信号(D) と、前記最大値あるい
は最小値との差がある設定値（Ｅ）に比べて大きいかあ
るいは小さいかに関連してその出力信号がHIGHまたはLO
Wとなるコンパレータを具備したことを特徴とする。
るために本発明では、アナログ信号を入力とし、１ビッ
トのデジタル信号(OUT) を出力する装置であって、パル
ス状の前記アナログ信号をデジタル信号(D) に変換する
ＡＤ変換器と、前記デジタル信号(D) を常時トレースし
て、前記デジタル信号(OUT) の状態に応じてデジタル信
号(D) の最大値あるいは最小値を保持するピークホール
ド回路と、前記デジタル信号(D) と、前記最大値あるい
は最小値との差がある設定値（Ｅ）に比べて大きいかあ
るいは小さいかに関連してその出力信号がHIGHまたはLO
Wとなるコンパレータを具備したことを特徴とする。
【００１４】
【作用】ＡＤ変換器の出力信号(D) そのものと、ピーク
ホールド回路経由の信号(DP)とをコンパレータで大小比
較する。この場合のピークホールド回路はコンパレータ
の出力に関連して最大値あるいは最小値を保持し出力す
る。またコンパレータは、出力信号(D) と信号(DP)の差
がある設定値Ｅより大きいか小さいかを調べ、その大小
関係に関連したパルス信号(OUT) を出力する。
ホールド回路経由の信号(DP)とをコンパレータで大小比
較する。この場合のピークホールド回路はコンパレータ
の出力に関連して最大値あるいは最小値を保持し出力す
る。またコンパレータは、出力信号(D) と信号(DP)の差
がある設定値Ｅより大きいか小さいかを調べ、その大小
関係に関連したパルス信号(OUT) を出力する。
【００１５】
【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係るパルス検出装置の一実施例を示す要
部構成図である。図において、21はＡＤ変換器であり、
従来例におけるＡＤ変換器と同じ機能を有する。100 は
ピークホールド回路、200 はヒステリシス付コンパレー
タである。コンパレータ200 は、ＡＤ変換器２１の出力
D と、ピークホールド回路100 の出力とを比較する。コ
ンパレータ200 の出力OUT が求めるパルス信号である。
なお、このパルス信号OUT はピークホールド回路100 に
も導かれ、ストア信号として利用される。各部の波形を
図２に示す。図２の(1) に示す波形のうち、実線で示す
波形はＡＤ変換器21の入力Ａおよび出力D の波形であ
り、破線で示す波形はピークホールド回路100 の出力DP
を表わす。コンパレータ200 は両信号の差D −DP（図２
の(2) ）に関連して図２の(3) に示すようなパルスを発
生する。
図１は本発明に係るパルス検出装置の一実施例を示す要
部構成図である。図において、21はＡＤ変換器であり、
従来例におけるＡＤ変換器と同じ機能を有する。100 は
ピークホールド回路、200 はヒステリシス付コンパレー
タである。コンパレータ200 は、ＡＤ変換器２１の出力
D と、ピークホールド回路100 の出力とを比較する。コ
ンパレータ200 の出力OUT が求めるパルス信号である。
なお、このパルス信号OUT はピークホールド回路100 に
も導かれ、ストア信号として利用される。各部の波形を
図２に示す。図２の(1) に示す波形のうち、実線で示す
波形はＡＤ変換器21の入力Ａおよび出力D の波形であ
り、破線で示す波形はピークホールド回路100 の出力DP
を表わす。コンパレータ200 は両信号の差D −DP（図２
の(2) ）に関連して図２の(3) に示すようなパルスを発
生する。
【００１６】以下どのようにして図２の(3) に示すよう
なパルス信号が得られるのかについて明らかにするた
め、ピークホールド回路とコンパレータについて詳細に
説明する。
なパルス信号が得られるのかについて明らかにするた
め、ピークホールド回路とコンパレータについて詳細に
説明する。
【００１７】図３はピークホールド回路の一実施例を示
す要部構成図、図４は図３のピークホールド回路の各部
の波形図である。レジスタ101 はＡＤ変換器21の出力信
号Dを常時トレースしていてストア信号STORE が与えら
れたときに入力信号D をホールドする。このホールド値
は信号DPとして出力される（図３の(1) 参照）。他方、
コンパレータ102 は入力信号D とレジスタ101 の出力DP
とを大小比較し、その差D −DP（図４の(2) ）に関連し
た図４の(3) に示すような信号PCMP0 を得る。図中斜線
部は値（HIGHまたはLOW ）が不定な部分である。
す要部構成図、図４は図３のピークホールド回路の各部
の波形図である。レジスタ101 はＡＤ変換器21の出力信
号Dを常時トレースしていてストア信号STORE が与えら
れたときに入力信号D をホールドする。このホールド値
は信号DPとして出力される（図３の(1) 参照）。他方、
コンパレータ102 は入力信号D とレジスタ101 の出力DP
とを大小比較し、その差D −DP（図４の(2) ）に関連し
た図４の(3) に示すような信号PCMP0 を得る。図中斜線
部は値（HIGHまたはLOW ）が不定な部分である。
【００１８】信号PCMP0 はゲート回路（エクスクルーシ
ブノア回路）103 に加えられる。他方、図１のコンパレ
ータ200 の出力信号OUT （図(4) ）もゲート回路103 に
加えられる。この結果ゲート回路103 からは図４の(5)
に示すストア信号STORE が発生する。ストア信号がHIGH
のときレジスタ101 は入力信号D の値を保持し、ストア
信号がLOW のときは入力信号の保持を行わない。このよ
うにして図４(1) に示すようなレジスタ出力DPを得るこ
とができる。
ブノア回路）103 に加えられる。他方、図１のコンパレ
ータ200 の出力信号OUT （図(4) ）もゲート回路103 に
加えられる。この結果ゲート回路103 からは図４の(5)
に示すストア信号STORE が発生する。ストア信号がHIGH
のときレジスタ101 は入力信号D の値を保持し、ストア
信号がLOW のときは入力信号の保持を行わない。このよ
うにして図４(1) に示すようなレジスタ出力DPを得るこ
とができる。
【００１９】図５はヒステリシス付コンパレータ200 の
一実施例図であり、図６はその各部の動作波形図であ
る。図において201 は出力信号OUT に応じて入力ライン
を切り替えるスイッチであり、出力信号OUT がLOW のと
きはａ側に接続しており、出力信号OUT がHIGHに逆転す
るとｂ側に接続し、入力ラインをたすきがけにする。20
2 はその入力信号にある設定値Ｅを加算する加算器であ
る。203 はコンパレータであり、前記スイッチ201 経由
の信号（これをＶ+ とする）と加算器202 経由の信号
（これをＶ- とする）の大小比較を行う。Ｖ+ がＶ-よ
り大きければHIGH、逆の場合はLOW の状態を示す出力信
号CMP0を出力する。
一実施例図であり、図６はその各部の動作波形図であ
る。図において201 は出力信号OUT に応じて入力ライン
を切り替えるスイッチであり、出力信号OUT がLOW のと
きはａ側に接続しており、出力信号OUT がHIGHに逆転す
るとｂ側に接続し、入力ラインをたすきがけにする。20
2 はその入力信号にある設定値Ｅを加算する加算器であ
る。203 はコンパレータであり、前記スイッチ201 経由
の信号（これをＶ+ とする）と加算器202 経由の信号
（これをＶ- とする）の大小比較を行う。Ｖ+ がＶ-よ
り大きければHIGH、逆の場合はLOW の状態を示す出力信
号CMP0を出力する。
【００２０】206 はフリップフロップであり、ゲート
（ナンドゲート）204 の出力SETXでセットされ、ゲート
（ナンドゲート）205 の出力RSTXでリセットされる。ゲ
ート204 は、コンパレータ203 の出力とフリップフロッ
プ206 の反転出力を受け、両者が共にHIGHの時出力SETX
がLOW となる。他方ゲート205 は、コンパレータ203の
出力とフリップフロップ206 の非反転出力を受け、両者
が共にHIGHのとき出力RSTXがLOW となる。フリップフロ
ップ206 の非反転出力がこのヒステリシス付コンパレー
タの出力信号OUT となるが、同時にスイッチ201 の駆動
信号ともなっている。
（ナンドゲート）204 の出力SETXでセットされ、ゲート
（ナンドゲート）205 の出力RSTXでリセットされる。ゲ
ート204 は、コンパレータ203 の出力とフリップフロッ
プ206 の反転出力を受け、両者が共にHIGHの時出力SETX
がLOW となる。他方ゲート205 は、コンパレータ203の
出力とフリップフロップ206 の非反転出力を受け、両者
が共にHIGHのとき出力RSTXがLOW となる。フリップフロ
ップ206 の非反転出力がこのヒステリシス付コンパレー
タの出力信号OUT となるが、同時にスイッチ201 の駆動
信号ともなっている。
【００２１】このような構成において、コンパレータ20
3 の２入力信号がクロスしその出力信号CMP0がHIGHにな
ると（図６(3) ）、フリップフロップが反転し、それに
応じてスイッチ201 が切り替わる。その結果コンパレー
タ203 の出力はLOW になる。なお、コンパレータ203 出
力のパルス幅は、信号経路中の各回路の遅れ時間の総和
によって決まる。このようなパルス信号CMP0が出力され
るごとにフリップフロップ206 の出力は交互に反転す
る。
3 の２入力信号がクロスしその出力信号CMP0がHIGHにな
ると（図６(3) ）、フリップフロップが反転し、それに
応じてスイッチ201 が切り替わる。その結果コンパレー
タ203 の出力はLOW になる。なお、コンパレータ203 出
力のパルス幅は、信号経路中の各回路の遅れ時間の総和
によって決まる。このようなパルス信号CMP0が出力され
るごとにフリップフロップ206 の出力は交互に反転す
る。
【００２２】要するに、このコンパレータにおいて、信
号D とDPを比較し、D −DP＝Ｅ あるいは D −DP＞Ｅ
の場合には出力OUT をHIGHにし、 D −DP＜Ｅ の場
合には出力OUT をLOW にする。
号D とDPを比較し、D −DP＝Ｅ あるいは D −DP＞Ｅ
の場合には出力OUT をHIGHにし、 D −DP＜Ｅ の場
合には出力OUT をLOW にする。
【００２３】このように、１系統のレジスタ、コンパレ
ータ、加算器の使用でありながら、従来と同様の出力信
号OUT を得ることができる。
ータ、加算器の使用でありながら、従来と同様の出力信
号OUT を得ることができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、従
来の装置がレジスタ、コンパレータ、加算器をそれぞれ
２系統用意していたのに対して本発明のパルス検出装置
では１系統で済み、回路を効率良く使用することができ
る。
来の装置がレジスタ、コンパレータ、加算器をそれぞれ
２系統用意していたのに対して本発明のパルス検出装置
では１系統で済み、回路を効率良く使用することができ
る。
【図１】本発明に係るパルス検出装置の一実施例を示す
構成図である。
構成図である。
【図２】図１の装置における各部の波形を示す図であ
る。
る。
【図３】ピークホールド回路の一実施例を示す構成図で
ある。
ある。
【図４】図３の回路の動作波形図である。
【図５】コンパレータの一実施例を示す構成図である。
【図６】図５に示すコンパレータの動作波形図である。
【図７】情報の伝達をパルス信号により行うシステムを
説明するための図である。
説明するための図である。
【図８】従来のパルス検出装置の構成例を示す図であ
る。
る。
【図９】図８に示す回路の各部の信号を示す図である。
【図１０】従来の他の構成例を示す図である。
【図１１】図１０に示す装置の各部の動作波形図であ
る。
る。
21 ＡＤ変換器 100 ピークホールド回路 101 レジスタ 102 コンパレータ 103 ゲート 200 コンパレータ 201 スイッチ 202 加算器 203 コンパレータ 204,205 ゲート 206 フリップフロップ
Claims (1)
- 【請求項１】アナログ信号を入力とし、１ビットのデジ
タル信号(OUT) を出力する装置であって、 パルス状の前記アナログ信号をデジタル信号(D) に変換
するＡＤ変換器と、 前記デジタル信号(D) を常時トレースして、前記デジタ
ル信号(OUT) の状態に応じてデジタル信号(D) の最大値
あるいは最小値を保持するピークホールド回路と、 前記デジタル信号(D) と、前記最大値あるいは最小値と
の差がある設定値（Ｅ）に比べて大きいかあるいは小さ
いかに関連してその出力信号がHIGHまたはLOWとなるコ
ンパレータを具備し、前記コンパレータの出力信号を前
記デジタル信号(OUT) として出力するようにしたパルス
検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05007566A JP3082811B2 (ja) | 1993-01-20 | 1993-01-20 | パルス検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05007566A JP3082811B2 (ja) | 1993-01-20 | 1993-01-20 | パルス検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216726A JPH06216726A (ja) | 1994-08-05 |
| JP3082811B2 true JP3082811B2 (ja) | 2000-08-28 |
Family
ID=11669361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05007566A Expired - Fee Related JP3082811B2 (ja) | 1993-01-20 | 1993-01-20 | パルス検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082811B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521103U (ja) * | 1991-08-30 | 1993-03-19 | 株式会社アツギユニシア | 内燃機関のバルブタイミング制御装置 |
| US10182858B2 (en) | 2010-12-21 | 2019-01-22 | Stryker Corporation | Control module for a powered surgical tool |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4650011B2 (ja) * | 2005-02-09 | 2011-03-16 | 株式会社デンソー | コンパレータ回路 |
| JP5203578B2 (ja) * | 2006-05-26 | 2013-06-05 | 株式会社日立製作所 | データ転送装置 |
-
1993
- 1993-01-20 JP JP05007566A patent/JP3082811B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521103U (ja) * | 1991-08-30 | 1993-03-19 | 株式会社アツギユニシア | 内燃機関のバルブタイミング制御装置 |
| US10182858B2 (en) | 2010-12-21 | 2019-01-22 | Stryker Corporation | Control module for a powered surgical tool |
| US10751105B2 (en) | 2010-12-21 | 2020-08-25 | Stryker Corporation | Control module for a powered surgical tool, the module including a shell having active seals disposed around the conductive pins that extend into the shell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06216726A (ja) | 1994-08-05 |
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