JP3110077B2 - 絶縁ゲート付きサイリスタ - Google Patents
絶縁ゲート付きサイリスタInfo
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- JP3110077B2 JP3110077B2 JP03150579A JP15057991A JP3110077B2 JP 3110077 B2 JP3110077 B2 JP 3110077B2 JP 03150579 A JP03150579 A JP 03150579A JP 15057991 A JP15057991 A JP 15057991A JP 3110077 B2 JP3110077 B2 JP 3110077B2
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- Japan
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- type base
- electrode
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- gate electrode
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Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート付きサイリ
スタに関する。
スタに関する。
【０００２】
【従来の技術】従来の絶縁ゲート付きサイリスタは、絶
縁ゲートによって高速にターンオンを行う素子である。
しかしながらこの素子は、自己ターンオフが出来ないと
いう難点がある。
縁ゲートによって高速にターンオンを行う素子である。
しかしながらこの素子は、自己ターンオフが出来ないと
いう難点がある。
【０００３】この難点を解決するものとして、ターンオ
フ用の制御電極を付加した絶縁ゲート付きターンオフサ
イリスタが知られている。これはｎ型ベース層の表面に
選択的にｐ型ベース層が形成され、このｐ型ベース層内
にｎ型エミッタ層が形成されて、ｎ型エミッタ層とｎ型
ベース層により挟まれた領域のｐ型ベース層上にゲート
絶縁膜を介してゲート電極が形成される。ｐ型ベース層
にはこのゲート電極とは別に、直接コンタクトする制御
電極が設けられる。
フ用の制御電極を付加した絶縁ゲート付きターンオフサ
イリスタが知られている。これはｎ型ベース層の表面に
選択的にｐ型ベース層が形成され、このｐ型ベース層内
にｎ型エミッタ層が形成されて、ｎ型エミッタ層とｎ型
ベース層により挟まれた領域のｐ型ベース層上にゲート
絶縁膜を介してゲート電極が形成される。ｐ型ベース層
にはこのゲート電極とは別に、直接コンタクトする制御
電極が設けられる。
【０００４】この絶縁ゲート付きターンオフサイリスタ
は、ターンオン時、ゲート電極にカソードに対して正の
電圧が印加される。これによりｎ型エミッタ層からゲー
ト電極下のチャネルを通してｎ型ベース層に電子が注入
される。この電子注入に見合った正孔がｐ型エミッタ層
からｎ型ベース層に注入されることによって、サイリス
タはターンオンする。ターンオフ時は制御電極にカソー
ドに対して負の電圧が印加される。これによって、素子
内のホール電流が制御電極に吸い出され、やがてｎ型エ
ミッタ層からの電子注入が止まってターンオフする。
は、ターンオン時、ゲート電極にカソードに対して正の
電圧が印加される。これによりｎ型エミッタ層からゲー
ト電極下のチャネルを通してｎ型ベース層に電子が注入
される。この電子注入に見合った正孔がｐ型エミッタ層
からｎ型ベース層に注入されることによって、サイリス
タはターンオンする。ターンオフ時は制御電極にカソー
ドに対して負の電圧が印加される。これによって、素子
内のホール電流が制御電極に吸い出され、やがてｎ型エ
ミッタ層からの電子注入が止まってターンオフする。
【０００５】この様な絶縁ゲート付きターンオフサイリ
スタは、高いスイッチング特性もつ点で優れているが、
制御端子を二つ必要とすることが新たな問題となる。実
際の回路に電力用素子を適用する場合に、駆動回路およ
び駆動方法を簡単にするためには、外部制御端子は一つ
であることが好ましい。
スタは、高いスイッチング特性もつ点で優れているが、
制御端子を二つ必要とすることが新たな問題となる。実
際の回路に電力用素子を適用する場合に、駆動回路およ
び駆動方法を簡単にするためには、外部制御端子は一つ
であることが好ましい。
【０００６】
【発明が解決しようとする課題】このように、絶縁ゲー
ト付きターンオフサイリスタは、高いスイッチング特性
を持つが、外部制御端子が二つになるという問題があっ
た。
ト付きターンオフサイリスタは、高いスイッチング特性
を持つが、外部制御端子が二つになるという問題があっ
た。
【０００７】本発明は上記実情を考慮してなされたもの
で、優れたターンオン，ターンオフ特性を維持しなが
ら、外部制御端子を一つにした絶縁ゲート付きサイリス
タを提供することを目的とする。 ［発明の構成］
で、優れたターンオン，ターンオフ特性を維持しなが
ら、外部制御端子を一つにした絶縁ゲート付きサイリス
タを提供することを目的とする。 ［発明の構成］
【０００８】
【課題を解決するための手段】本発明の骨子は、絶縁ゲ
ート付きサイリスタの絶縁ゲート電極，制御電極と、こ
れらと同じ側の面にある第１の主電極の３つの電極のう
ちの２つの電極を短絡して駆動するようにしたことにあ
る。
ート付きサイリスタの絶縁ゲート電極，制御電極と、こ
れらと同じ側の面にある第１の主電極の３つの電極のう
ちの２つの電極を短絡して駆動するようにしたことにあ
る。
【０００９】本発明にかかる絶縁ゲート付きサイリスタ
の好ましい構造は、高抵抗の第１導電型ベース層と、こ
の第１導電型ベース層の一方の面に所定の開口を持つ格
子状パターンをなして拡散形成された第２導電型ベース
層と、この第２導電型ベース層内に前記開口のエッジか
ら所定距離離れて第１導電型ベース層を取り囲むように
リング状をなして拡散形成された第１導電型エミッタ層
と、第１導電型ベース層の他方の面に形成された第２導
電型エミッタ層と、前記開口に露出する前記第１導電型
ベース層およびその外側の前記第２導電型ベース層の表
面を覆うようにゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電型エミッタ層と前記ゲート電極に
同時にコンタクトさせて形成された第１の主電極と、前
記第２導電型エミッタ層にコンタクトさせて形成された
第２の主電極と、前記第２導電型ベース層にコンタクト
させて形成された制御電極とを有する。
の好ましい構造は、高抵抗の第１導電型ベース層と、こ
の第１導電型ベース層の一方の面に所定の開口を持つ格
子状パターンをなして拡散形成された第２導電型ベース
層と、この第２導電型ベース層内に前記開口のエッジか
ら所定距離離れて第１導電型ベース層を取り囲むように
リング状をなして拡散形成された第１導電型エミッタ層
と、第１導電型ベース層の他方の面に形成された第２導
電型エミッタ層と、前記開口に露出する前記第１導電型
ベース層およびその外側の前記第２導電型ベース層の表
面を覆うようにゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電型エミッタ層と前記ゲート電極に
同時にコンタクトさせて形成された第１の主電極と、前
記第２導電型エミッタ層にコンタクトさせて形成された
第２の主電極と、前記第２導電型ベース層にコンタクト
させて形成された制御電極とを有する。
【００１０】
【作用】本発明による、第１の主電極とゲート電極を短
絡した駆動方法および素子構造によれば、制御電極によ
る初期ターンオンの際に、基板バイアス効果によってＭ
ＯＳＦＥＴのしきい値電圧が変動する。この結果、ゲー
ト電極に格別の電圧を印加していないにも拘らず、寄生
的なチャネルが誘起されてターンオンが促進される。タ
ーンオフはこの制御電極による電流吸い出しにより行な
われる。
絡した駆動方法および素子構造によれば、制御電極によ
る初期ターンオンの際に、基板バイアス効果によってＭ
ＯＳＦＥＴのしきい値電圧が変動する。この結果、ゲー
ト電極に格別の電圧を印加していないにも拘らず、寄生
的なチャネルが誘起されてターンオンが促進される。タ
ーンオフはこの制御電極による電流吸い出しにより行な
われる。
【００１１】またゲート電極を制御電極を短絡した駆動
方法および素子構造によれば、通常のサイリスタ様式に
よるターンオンとＭＯＳＦＥＴの駆動によるターンオン
とを同時に行なうことになる。ターンオフはこの短絡し
た電極により行なうことができる。以上の２方法は絶縁
ゲート付きターンオフサイリスタの高いスイッチング特
性を維持しながら、外部制御端子を一つにしたものであ
る。
方法および素子構造によれば、通常のサイリスタ様式に
よるターンオンとＭＯＳＦＥＴの駆動によるターンオン
とを同時に行なうことになる。ターンオフはこの短絡し
た電極により行なうことができる。以上の２方法は絶縁
ゲート付きターンオフサイリスタの高いスイッチング特
性を維持しながら、外部制御端子を一つにしたものであ
る。
【００１２】最後に第１の主電極と制御電極を短絡した
駆動方法および素子構造によれば、通常のＩＧＢＴと同
様の構造となり、ゲート電極により低駆動電力でターン
オン，ターンオフすることが可能となる。
駆動方法および素子構造によれば、通常のＩＧＢＴと同
様の構造となり、ゲート電極により低駆動電力でターン
オン，ターンオフすることが可能となる。
【００１３】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。なお、以下の実施例では第１導電型としてｎ
型、第２導電型としてｐ型を用いている。
説明する。なお、以下の実施例では第１導電型としてｎ
型、第２導電型としてｐ型を用いている。
【００１４】図１は、本発明の第１の実施例の絶縁ゲー
ト付きサイリスタを示すカソード側レイアウトであり、
図２は図１のＡ−Ａ′断面図である。高抵抗のｎ型ベー
ス層１の一方の面に選択的にｐ型ベース層２が拡散形成
され、このｐ型ベース層２内に選択的にｎ型エミッタ層
３が拡散形成されている。ｎ型ベース層１の他方の面に
高濃度のｎ型バッファ層４を介してｐ型エミッタ層５が
形成されている。
ト付きサイリスタを示すカソード側レイアウトであり、
図２は図１のＡ−Ａ′断面図である。高抵抗のｎ型ベー
ス層１の一方の面に選択的にｐ型ベース層２が拡散形成
され、このｐ型ベース層２内に選択的にｎ型エミッタ層
３が拡散形成されている。ｎ型ベース層１の他方の面に
高濃度のｎ型バッファ層４を介してｐ型エミッタ層５が
形成されている。
【００１５】ｐ型ベース層２は、図１に示すように、所
定の大きさの開口を有する格子状パターンをもって形成
され、ｎ型エミッタ層３は、このｐ型ベース層の開口部
エッジから所定距離離れた状態でリング状パターンをな
して形成されている。リング状の各ｎ型エミッタ層３に
囲まれた島状領域のｐ型ベース層２およびｎ型ベース層
１の領域上にゲート絶縁膜７を介してゲート電極８が形
成されている。ｐ型ベース層２には、その中央部に電極
コンタクト用の高濃度ｐ型層１２が形成され、これにコ
ンタクトして格子状パターンの制御電極１１が配設され
ている。ゲート電極８および制御電極１１が形成された
面は絶縁膜１０，１４で覆われ、これにコンタクト孔１
５が開けられて、ｎ型エミッタ層３にコンタクトすると
同時にゲート電極８にコンタクトするカソード電極１３
が形成されている。他方の面のｐ型エミッタ層５にはア
ノード電極６が形成されている。この様にこの実施例で
は、ゲート電極８とカソード電極１３を短絡させた構造
として、一つの外部制御端子Ｇを設けている。
定の大きさの開口を有する格子状パターンをもって形成
され、ｎ型エミッタ層３は、このｐ型ベース層の開口部
エッジから所定距離離れた状態でリング状パターンをな
して形成されている。リング状の各ｎ型エミッタ層３に
囲まれた島状領域のｐ型ベース層２およびｎ型ベース層
１の領域上にゲート絶縁膜７を介してゲート電極８が形
成されている。ｐ型ベース層２には、その中央部に電極
コンタクト用の高濃度ｐ型層１２が形成され、これにコ
ンタクトして格子状パターンの制御電極１１が配設され
ている。ゲート電極８および制御電極１１が形成された
面は絶縁膜１０，１４で覆われ、これにコンタクト孔１
５が開けられて、ｎ型エミッタ層３にコンタクトすると
同時にゲート電極８にコンタクトするカソード電極１３
が形成されている。他方の面のｐ型エミッタ層５にはア
ノード電極６が形成されている。この様にこの実施例で
は、ゲート電極８とカソード電極１３を短絡させた構造
として、一つの外部制御端子Ｇを設けている。
【００１６】このような構成として、ターンオンの際に
は、外部制御端子Ｇすなわち制御電極１１に、カソード
端子Ｋに対して正の電圧が印加される。これにより、ｐ
型ベース層２にベース電流が供給され、同時にｐ型ベー
ス層２に正電圧が印加されることによる基板バイアス効
果によってゲート電極８下のｐ型ベース層２の表面には
ｎ型チャネルが誘起されて、ｎ型エミッタ層３からｎ型
ベース層１に電子が注入されて、素子はターンオンす
る。ターンオフの際には、外部制御端子Ｇにカソード端
子Ｋに対して負の電圧が印加される。これによりアノー
ド電流の一部がｐ型ベース層２から制御電極１１を介し
て外部に排出されて、素子はターンオフする。以上のよ
うにしてこの実施例によれば、一つの外部制御端子でタ
ーンオン，ターンオフを高速に制御することが可能とな
る。
は、外部制御端子Ｇすなわち制御電極１１に、カソード
端子Ｋに対して正の電圧が印加される。これにより、ｐ
型ベース層２にベース電流が供給され、同時にｐ型ベー
ス層２に正電圧が印加されることによる基板バイアス効
果によってゲート電極８下のｐ型ベース層２の表面には
ｎ型チャネルが誘起されて、ｎ型エミッタ層３からｎ型
ベース層１に電子が注入されて、素子はターンオンす
る。ターンオフの際には、外部制御端子Ｇにカソード端
子Ｋに対して負の電圧が印加される。これによりアノー
ド電流の一部がｐ型ベース層２から制御電極１１を介し
て外部に排出されて、素子はターンオフする。以上のよ
うにしてこの実施例によれば、一つの外部制御端子でタ
ーンオン，ターンオフを高速に制御することが可能とな
る。
【００１７】上の実施例では、外部制御端子を一つにす
る第１の駆動法として、カソード電極とゲート電極を短
絡した。この他に、第２の駆動法として、制御電極とカ
ソード電極を短絡して外部制御端子を一つにする方法、
第３の駆動法として制御電極とゲート電極を短絡して外
部制御端子を一つにする方法、が考えられる。
る第１の駆動法として、カソード電極とゲート電極を短
絡した。この他に、第２の駆動法として、制御電極とカ
ソード電極を短絡して外部制御端子を一つにする方法、
第３の駆動法として制御電極とゲート電極を短絡して外
部制御端子を一つにする方法、が考えられる。
【００１８】図３は、第２の駆動法を示している。ター
ンオンの際には、外部制御端子Ｇすなわち制御電極１１
とゲート電極８に正の電圧が印加される。これにより、
ｐ型ベース層２にベース電流が供給されると同時に、ゲ
ート電極８下に形成されるチャネルを通してｎ型エミッ
タ層３からｎ型ベース層１に電子が注入される。ターン
オフの際には制御電極１１に負の電圧を印加する。これ
により、アノード電流の一部がｐ型ベース層から外部に
排出されてターンオフする。
ンオンの際には、外部制御端子Ｇすなわち制御電極１１
とゲート電極８に正の電圧が印加される。これにより、
ｐ型ベース層２にベース電流が供給されると同時に、ゲ
ート電極８下に形成されるチャネルを通してｎ型エミッ
タ層３からｎ型ベース層１に電子が注入される。ターン
オフの際には制御電極１１に負の電圧を印加する。これ
により、アノード電流の一部がｐ型ベース層から外部に
排出されてターンオフする。
【００１９】図４は、第３の駆動法を示している。この
方法では、ターンオンの際にゲート電極８に正の電圧が
印加され、ｎ型エミッタ層３からｎ型ベース層１に電子
が注入される。ターンオフの際にはゲート電極８の正電
圧を取り去ればよい。また、ラッチアップさせればＭＯ
Ｓサイリスタと同様の使用が可能となる。
方法では、ターンオンの際にゲート電極８に正の電圧が
印加され、ｎ型エミッタ層３からｎ型ベース層１に電子
が注入される。ターンオフの際にはゲート電極８の正電
圧を取り去ればよい。また、ラッチアップさせればＭＯ
Ｓサイリスタと同様の使用が可能となる。
【００２０】図５は、第１の駆動法を採用した別の実施
例の素子構造を示すカソード側レイアウトであり、図６
(a) (b) はそれぞれ図５のＡ−Ａ′，Ｂ−Ｂ′断面図、
図７(a) (b) はそれぞれ図５のＣ−Ｃ′，Ｄ−Ｄ′断面
図である。この実施例では、ｐ型ベース層２がストライ
プ状パターンをもって形成され、その中にｎ型エミッタ
層が制御電極コンタクト部に窓が開いた状態でストライ
プ状パターンをもって形成されている。そしてゲート電
極８は、ｐ型ベース層１の長手方向に沿ってストライプ
状パターンをもって形成され、制御電極１１はこのゲー
ト電極８と交差してストライプ状パターンをもって形成
されている。制御電極１１のないゲート電極８上に開口
部が設けられて、ここでゲート電極８とカソード電極１
３が短絡されている。この実施例によっても、図１の実
施例と同様に、一つの外部制御端子で、ターンオン，タ
ーンオフを高速に行うことができる。
例の素子構造を示すカソード側レイアウトであり、図６
(a) (b) はそれぞれ図５のＡ−Ａ′，Ｂ−Ｂ′断面図、
図７(a) (b) はそれぞれ図５のＣ−Ｃ′，Ｄ−Ｄ′断面
図である。この実施例では、ｐ型ベース層２がストライ
プ状パターンをもって形成され、その中にｎ型エミッタ
層が制御電極コンタクト部に窓が開いた状態でストライ
プ状パターンをもって形成されている。そしてゲート電
極８は、ｐ型ベース層１の長手方向に沿ってストライプ
状パターンをもって形成され、制御電極１１はこのゲー
ト電極８と交差してストライプ状パターンをもって形成
されている。制御電極１１のないゲート電極８上に開口
部が設けられて、ここでゲート電極８とカソード電極１
３が短絡されている。この実施例によっても、図１の実
施例と同様に、一つの外部制御端子で、ターンオン，タ
ーンオフを高速に行うことができる。
【００２１】図８は、図３で説明した第２の駆動法によ
る実施例の素子構造を示すカソード側レイアウトであ
る。図９(a) (b) はそれぞれ図８のＡ−Ａ′，Ｂ−Ｂ′
断面図であり、図１０(a) (b) はそれぞれ図８のＣ−
Ｃ′，Ｄ−Ｄ′断面図である。この実施例は、拡散層レ
イアウト、およびゲート電極８と制御電極１１のレイア
ウトが先の実施例と同様である。制御電極１１と交差す
るゲート電極８上に開口部が設けられて、ゲート電極８
と制御電極１１が短絡されている。これにより１駆動端
子を実現している。
る実施例の素子構造を示すカソード側レイアウトであ
る。図９(a) (b) はそれぞれ図８のＡ−Ａ′，Ｂ−Ｂ′
断面図であり、図１０(a) (b) はそれぞれ図８のＣ−
Ｃ′，Ｄ−Ｄ′断面図である。この実施例は、拡散層レ
イアウト、およびゲート電極８と制御電極１１のレイア
ウトが先の実施例と同様である。制御電極１１と交差す
るゲート電極８上に開口部が設けられて、ゲート電極８
と制御電極１１が短絡されている。これにより１駆動端
子を実現している。
【００２２】図１１は、図３で説明した第２の駆動法に
よる実施例の素子構造を示すカソード側レイアウトであ
る。図１２(a) (b) はそれぞれ図１１のＡ−Ａ′，Ｂ−
Ｂ′断面図であり、図１３(a) (b) はそれぞれ図１１の
Ｃ−Ｃ′，Ｄ−Ｄ′断面図である。この実施例も、拡散
層レイアウト、およびゲート電極８と制御電極１１のレ
イアウトは基本的に図５〜図７の実施例と同様である。
この実施例でもゲート電極８と制御電極１１はストライ
プ状に交差させて配置されるが、さらにゲート電極８上
でストライプ状の制御電極１１が連結されており、ゲー
ト電極８上の絶縁膜１０に開口部が設けられてゲート電
極８と制御電極１１が短絡されている。これにより制御
電極１１の配線抵抗を低減しつつ、１駆動端子を実現し
ている。本発明は、上記実施例に限られるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施例
することができる。
よる実施例の素子構造を示すカソード側レイアウトであ
る。図１２(a) (b) はそれぞれ図１１のＡ−Ａ′，Ｂ−
Ｂ′断面図であり、図１３(a) (b) はそれぞれ図１１の
Ｃ−Ｃ′，Ｄ−Ｄ′断面図である。この実施例も、拡散
層レイアウト、およびゲート電極８と制御電極１１のレ
イアウトは基本的に図５〜図７の実施例と同様である。
この実施例でもゲート電極８と制御電極１１はストライ
プ状に交差させて配置されるが、さらにゲート電極８上
でストライプ状の制御電極１１が連結されており、ゲー
ト電極８上の絶縁膜１０に開口部が設けられてゲート電
極８と制御電極１１が短絡されている。これにより制御
電極１１の配線抵抗を低減しつつ、１駆動端子を実現し
ている。本発明は、上記実施例に限られるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施例
することができる。
【００２３】
【発明の効果】以上説明したように本発明によれば、高
速性を保ったまま外部制御端子を一つにした絶縁ゲート
付きサイリスタを提供することができる。
速性を保ったまま外部制御端子を一つにした絶縁ゲート
付きサイリスタを提供することができる。
【図１】本発明の第１の実施例の素子構造を示すカソー
ド側レイアウト図。
ド側レイアウト図。
【図２】図１のＡ−Ａ′断面図。
【図３】外部制御端子を減らす第２の駆動法を示す図。
【図４】外部制御端子を減らす第３の駆動法を示す図。
【図５】本発明の第２の実施例の素子構造を示すカソー
ド側レイアウト図。
ド側レイアウト図。
【図６】図５のＡ−Ａ′およびＢ−Ｂ′断面図。
【図７】図５のＣ−Ｃ′およびＤ−Ｄ′断面図。
【図８】本発明の第３の実施例の素子構造を示すカソー
ド側レイアウト図。
ド側レイアウト図。
【図９】図８のＡ−Ａ′およびＢ−Ｂ′断面図。
【図１０】図８のＣ−Ｃ′およびＤ−Ｄ′断面図。
【図１１】本発明の第４の実施例の素子構造を示すカソ
ード側レイアウト図。
ード側レイアウト図。
【図１２】図１１のＡ−Ａ′およびＢ−Ｂ′断面図。
【図１３】図１１のＣ−Ｃ′およびＤ−Ｄ′断面図。
１…高抵抗ｎ型ベース層、 ２…ｐ型ベース層、 ３…ｎ型エミッタ層、 ４…ｎ型バッファ層、 ５…ｐ型エミッタ層、 ６…アノード電極、 ７…ゲート絶縁膜、 ８…ゲート電極、 １０，１４…絶縁膜、 １１…制御電極、 １２…高濃度ｐ型層、 １３…カソード電極。
Claims (1)
- 【請求項１】高抵抗の第１導電型ベース層と、前記第１
導電型ベース層の一方の面に所定の開口を持つ格子状パ
ターンをなして拡散形成された第２導電型ベース層と、
前記第２導電型ベース層内に前記開口のエッジから所定
距離離れて前記第１導電型ベース層を取り囲むようにリ
ング状をなして拡散形成された第１導電型エミッタ層
と、前記第１導電型ベース層の他方の面に形成された第
２導電型エミッタ層と、前記開口に露出する前記第１導
電型ベース層およびその外側の前記第２導電型ベース層
の表面を覆うようにゲート絶縁膜を介して形成されたゲ
ート電極と、前記第１導電型エミッタ層と前記ゲート電
極に同時にコンタクトさせて形成された第１の主電極
と、前記第２導電型エミッタ層にコンタクトさせて形成
された第２の主電極と、前記第２導電型ベース層にコン
タクトさせて形成された制御電極と、を備えたことを特
徴とする絶縁ゲート付きサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03150579A JP3110077B2 (ja) | 1991-06-21 | 1991-06-21 | 絶縁ゲート付きサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03150579A JP3110077B2 (ja) | 1991-06-21 | 1991-06-21 | 絶縁ゲート付きサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372172A JPH04372172A (ja) | 1992-12-25 |
| JP3110077B2 true JP3110077B2 (ja) | 2000-11-20 |
Family
ID=15499972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03150579A Expired - Fee Related JP3110077B2 (ja) | 1991-06-21 | 1991-06-21 | 絶縁ゲート付きサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110077B2 (ja) |
-
1991
- 1991-06-21 JP JP03150579A patent/JP3110077B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04372172A (ja) | 1992-12-25 |
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