JP3135543B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高信頼性を要求される論理回路を含む半導
体集積回路装置に関するもので、信頼性を損うことなく
集積度及び／又は高速性を向上させた論理回路を含む半
導体集積回路装置に関する。

〔従来の技術〕

論理回路の信頼性向上を図る方法としては、アイ・イ
ー・イー・イー，インタナショナル ソリッドステート
サーキッツ コンファレンス，ダイジェスト オブ
テクニカル ペイパーズ,1982年，第54頁から第55頁（I
SSCC DIGEST OF TECHNICAL PAPERS,pp.54−55;Fe
b.,1982）において、データにパリティビットを付加し
てデータの誤りを検出するとともに、論理回路部を二重
化し、それらの出力を比較することにより論理演算中の
誤りを検出する方法が示されている。

第２図は、この従来技術による誤り検出の例を示した
もので、算術論理演算器（Arithmetic Logic Unit,以下
ALUという）部を二重化することにより誤りを検出す
る。ALU1とALU2とは論理的に全く同じ機能を有してお
り、データA,Bを両者に入力し、ALU1の演算結果を出力
端子Ｆから出力するとともに、これを比較回路CMPでALU
2の演算結果と照合することにより演算動作における誤
りの有無を調べ、その誤り検出信号を端子Ｅにより出力
する。一方、入力データの誤り検出に関しては、データ
A,Bにそれぞれ対応するパリティビットP_A,P_Bを入力し、
パリティチェック回路PCA,PCBで照合を行い、結果を出
力端子E_A,E_Bから出力する。さらにALU出力に基づいてパ
リティ生成回路PGでパリティ出力を演算し、出力端子P_F
から出力する。

次に第３図は、上記従来技術をALU,レジスタ，プレシ
フタ等から成る演算部に適用した例を示したものであ
り、ALU部16の構成は、第２図のものと実質的に同じで
ある。図において、DL1601〜DL1602はデータラッチ,PL1
6はパリティラッチであり、R1501〜R1502はレジスタ、P
S1501〜PS1502はプレシフタである。この例ではレジス
タ出力のパリティ・チェックをパリティチェック回路PC
A,PCBで行い、その結果を端子E_A,E_Bからそれぞれ出力す
る。また２組の二重化されたプレシフタPS1501及びPS15
02（シフト回路SH1501とSH1502、及びシフト回路SH1503
とSH1504）の演算結果を比較回路CMP1601及びCMP1602で
それぞれ比較照合し、その結果を端子E1601,E1602から
それぞれ出力する。

以上述べた様な構成とすることにより、（１）パリテ
ィビットを用いた入力データの誤り検出、（２）ALU及
びプレシフタの二重化による演算結果の誤り検出、
（３）ALUの演算結果に対するパリティビットの付加を
行うことができる。

第４図は二重化された回路の演算結果の比較照合回路
及びこの比較照合回路の診断用回路の例を示したもので
ある。図において、1301,1302は同じ機能を持つ二重化
された演算回路、EOR13は比較照合用のEOR回路、1303は
EOR回路の診断用回路、AND1301,AND1302はAND回路であ
る。二重化された演算回路1301,1302は、正常に動作し
ている場合は同じ演算結果を出力するため、そのままで
は比較照合回路EOR13は正常に動作しているのか或いは
出力が正常値に固定されているのかを判断できない。こ
の例では、AND回路AND1301,AND1302からなる診断用回路
1303により一方の演算回路の出力を強制的に他方の演算
回路の出力とは異なる値とすることにより比較照合回路
EOR13の診断を行う構成をして誤り検出回路内蔵論理回
路1300を得ている。すなわち、T₂,T₃は診断制御信号で
あり、通常の動作時にはハイレベルに設定されており、
OUT1301,OUT1302がそのまま比較照合回路EOR13に入力さ
れる。論理演算回路1301,1302が共に正常動作している
場合、OUT1301,OUT1302は等しい値となるため、比較照
合回路EOR13の出力ER13は常にローレベルとなり、比較
照合回路EOR13の正常動作と、これの故障により出力が
ローレベルに固定されるような場合とを区別できない。
論理回路の診断時にこの区別ができるようにするため、
例えば、制御信号T₂をローレベルとすると、AND回路AND
1301の出力はローレベルとなり、このときOUT1302がハ
イレベルとなるような入力がA11〜D11に印加されている
と、比較照合回路EOR13が正常動作している場合には出
力ER13はハイレベルとなるが、若しこれが故障の場合に
はローレベルとなる。このように診断制御信号T₂,T₃の
一方をローレベルとすることにより比較照合回路EOR13
の診断を行うことができる。

〔発明が解決しようとする課題〕

第２図〜第４図を用いて説明した様な誤り検出能力を
有する論理回路では以下に示す様な問題があった。

まずALU部の遅延時間に関しては、パリティ生成演算
をALU部の演算終了後にその結果を用いて行うため、遅
延時間は両演算時間の和となり、パリティビットを付加
しない場合に比べて増大するという問題があった。この
増加量は例えば32ビットのALUでは全遅延時間の約20％
程度に達し、高速化を阻害する要因となっていた。また
比較照合回路の診断用回路を設けることにより誤り検出
信号の遅延時間が増加した。

次にレイアウト面積に関しては、論理規模が大きく大
面積を占めるALUや配線本線が多いため同じく大面積を
占めるプレシフタを演算用に加えて、結果の照合用に更
に１個必要とするのに加え、レジスタ出力のパリティチ
ェック回路及びALU出力とプレシフタ出力の比較照合回
路及び同回路の診断回路を必要とするため面積増大を招
くという問題があった。

更に従来技術において高速化を図るには、論理回路を
構成するトランジスタ等の能動素子の駆動能力向上によ
る回路各段の遅延時間の短縮、あるいは論理の並列度向
上によるクリティカルパスの回路段数の低減等の方法が
あるが、前者は能動素子の面積を大きくする必要があ
り、また後者は回路数を増やす必要があるため、いずれ
もレイアウト面積の増大を招く。従って元来二重化によ
る誤り検出のために大面積となっている従来技術を用い
た演算部において、高速化を図ろうとするとLSIの高集
積化の著しい妨げとなる可能性があった。

本発明の一方の目的は、信頼性を損なうことなく集積
度および高速性を向上させた誤り検出機能を持つ論理回
路を含む半導体集積回路装置を提供することである。本
発明の他方の目的は、誤り検出回路の正常動作を確認す
るための診断回路を遅延時間およびレイアウト面積の増
加を招くことなく設けることを可能とすることである。

〔課題を解決するための手段及び作用〕

本発明の半導体集積回路装置は、入力データを複数段
の直列に接続された演算回路に入力し、これら演算回路
を入力データが伝搬中に所定の演算を行い出力データを
得る第１の回路列（データ演算部）と、上記入力データ
に対応する誤り検出符号の入力により、上記第１の回路
列内の各演算回路における演算に対応して誤り検出符号
に補正を加える誤り検出符号補正回路を直列に接続し、
上記出力データに対応する誤り検出符号を出力する第２
の回路列（誤り検出符号補正部）と、上記第１の回路列
内の演算回路の出力とこれに対応する上記第２の回路列
内の誤り検出符号補正回路の出力との照合を行う少なく
とも１個の誤り検出回路とからなる誤り検出符号を用い
た論理回路を具備する。

上記第１の回路列と第２の回路列は、データの演算と
誤り検出符号の生成を並列に行うものであり、データ演
算の終了と略同時にその演算結果に対応する誤り検出符
号出力が得られ、誤り検出符号の生成を行わない場合と
同程度にまで演算時間を短縮することができる。また誤
り検出回路は演算回路の出力とこれに対応する誤り検出
符号補正回路の出力とによりデータの演算と並行して誤
り検出（例えばパリティチェック等）を行い、演算中の
誤りを検出するものであり、回路の二重化を行うことな
しに同程度の信頼性を得ることができる。更に、誤り検
出符号補正回路及び誤り検出回路等による面積増加量を
演算回路１個分より小さくすることができるため、演算
回路を二重化する場合に比べレイアウト面積を同等或い
はそれ以下とすることができる。

上記の誤り検出符号を用いた論理回路の構成は、回路
規模が大きいALU部に適用するのが好適である。また、
上記の誤り検出符号を用いた論理回路の構成は、ALU部
のみならず、ALU部を含む演算部全体に適用することも
可能である。本発明の半導体集積回路装置は、入力デー
タに対し所定の演算を行い出力データを出力する第１の
回路と、該入力データに対応する誤り検出符号の入力に
対し所定の演算を行い該出力データに対応する誤り検出
符号を出力する第２の回路とを含む演算回路を複数個含
み、各演算回路内の上記第１の回路間を接続した第１の
回路列によりデータパスを形成し、データパスで相互に
接続された演算回路内の上記第２の回路間を接続した第
２の回路列により誤り検出符号パスを形成し、同一演算
回路内の上記第１の回路の出力データと上記第２の回路
の出力の誤り検出符号との照合を行う誤り検出回路を少
なくとも１個含む。誤り検出符号を用いた論理回路を具
備する。すなわち、第２の回路列の誤り検出符号出力を
第１の回路列のデータ出力に随伴させる構成とする。こ
のように、第２の回路列の誤り検出符号出力を第１の回
路列のデータ出力に随伴させることにより、演算結果の
誤り検出回路の個数を減らすことができ、レイアウト面
積縮小をさらに図ることができる。

また、本発明の半導体集積回路装置は、上記の誤り検
出符号を用いた論理回路と、同一機能を有しかつ同一信
号が入力される二重化した演算回路及び該二重化した演
算回路の出力相互を比較する比較回路からなる、回路の
２重化による誤り検出機能内蔵論理回路を具備する。す
なわち、回路の特性に応じて、誤り検出符号を用いた論
理回路と回路の二重化による誤り検出機能内蔵論理回路
とを使い分け、両論理回路を混在させることにより、全
体として高速化と高集積化を同時に図る。この構成は、
キャリー・ルックアヘッド方式のALUに適用するのが好
適である。ALU部は回路規模が大きいため、誤り検出符
号を用いた論理回路の構成を用いる。一方、キャリー・
ルックアヘッド・ジェネレータ部は回路規模が比較的小
さいので、回路の二重化による誤り検出機能内蔵論理回
路の構成を用いる。また、演算制御信号を生成する制御
回路部も、制御信号発生回路の二重化によって誤り検出
を行う構成を用いる。

また、回路の二重化による誤り検出機能内蔵論理回路
に対し、二重化した各演算回路へのクロック信号系を、
各演算回路内の論理回路網の出力信号を外部に取り出す
スイッチ回路へのクロック信号の給電系と、該演算回路
内の他のスイッチ回路へのクロック信号の給電系との２
系統に分割して給電することにより二重化した演算回路
自身に誤り検出回路の診断機能を持たせる。したがっ
て、本発明の半導体集積回路装置は、二重化した演算回
路と、該二重化演算回路の出力相互を比較する比較回路
を備え、二重化の各演算回路へのクロック信号の給電系
を、該演算回路内の論理回路網の出力信号を外部に取り
出すスイッチ回路へのクロック信号の給電系と、該演算
回路内の他のスイッチ回路へのクロック信号の給電系と
の２系統に分割して給電する。誤り検出回路の診断機能
内蔵論理回路を具備する。すなわち、二重化の各演算回
路へのクロック給電系を上記のように２系統に分割して
各演算回路に供給することにより、通常の動作時には上
記２系統とも同じクロック信号を供給し、従来例と同様
に演算動作を行う一方、故障診断時には、二重化演算回
路の一方の演算回路への２系統給電に互いに異なるクロ
ック信号を供給し、この演算回路内の論理回路網の出力
を外部に取り出すスイッチ回路を非導通状態にさせ、こ
れにより、比較回路に入力される二重化演算回路出力の
一方の出力レベルをハイレベルかローレベルかの何れか
に固定することが可能で、そのため二重化の両演算回路
の出力相互は異なる信号を発生させるようにすることが
可能となる。すなわち、常時と診断時とで演算回路に入
力するクロック信号を変化させ、演算回路自身に比較回
路診断機能を持たせたことにより、従来例の第４図で必
要であった診断用回路1303を不要とした。

この構成は、ドミノ方式のダイナミック型論理回路に
適用するのが好適である。特に、キャリー・ルックアヘ
ッド方式のALUにおけるキャリー・ルックアヘッド・ジ
ェネレータ部に適用するのが好適である。すなわち、上
述したように、ALU部には誤り検出符号を用いた論理回
路の構成を用い、キャリー・ルックアヘッド・ジェネレ
ータ部は比較回路の診断機能内蔵論理回路の構成を用
い、制御回路部には従来の二重化による誤り検出機能内
蔵論理回路の構成を用いて、３種の誤り検出能力をもつ
論理回路を混在させる。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。

第１図に於て、１は第１の回路列に相当するデータ演
算部、２は誤り検出部、３は第２の回路列に相当する誤
り検出符号補正部、110はデータ入力端子、111〜114は
データ演算回路、115はデータ出力端子、121〜124は誤
り検出回路、130は誤り検出符号入力端子、131〜134は
誤り検出符号補正回路、135は誤り検出符号出力端子、1
41〜144は制御信号入力端子、E121〜E124は誤り検出信
号出力端子である。本実施例に於て、データ入力端子11
0から入力された入力データ信号に対しデータ演算部１
を構成する直列に接続された演算回路111〜114を伝搬す
る過程で制御信号入力端子141〜144に入力された信号に
従い、所定の演算を行われ、出力端子115から出力され
る。一方、誤り検出符号補正部３内には、第１の回路列
内の演算回路111〜114にそれぞれ対応する誤り検出符号
補正回路131〜134が設けられており、入力端子141〜144
から入力される制御信号も同様に入力されている。回路
131〜134により、誤り検出符号入力端子130から入力さ
れる誤り検出符号に対しデータ演算に対応した補正が加
えられる。更に誤り検出部２内には、111〜114及び131
〜134の回路にそれぞれ対応する誤り検出回路121〜124
が設けられている。データ演算部１及び誤り検出符号補
正部３の各段の出力は、対応する段の誤り検出回路に入
力される。これらの回路各段における演算データと誤り
検出符号とから得られる誤り検出結果は出力端子E121〜
E124にそれぞれ出力される。例えば、誤り検出符号とし
てパリティを用いた場合、誤り検出符号入力端子130に
は入力データのパリティビットを入力し、誤り検出符号
補正回路131〜134では演算回路111〜114の各段の演算に
応じて定まるパリティを出力として得られる様に補正を
行う一方、誤り検出回路121〜124の各々では誤り検出符
号補正回路131〜134の各々で補正されたパリティと演算
回路111〜114の各演算出力のパリティとをパリティチェ
ックにより照合し、その結果を出力端子E121〜E124に出
力する。これにより従来技術における二重化と同様に演
算回路出力の１ビット誤りが検出可能となる。また本実
施例では上記の様にデータとこれに対応するパリティビ
ットとを入力し、前者に対する演算と後者に対する補正
とを並列に行う。この結果、パリティ出力がデータ出力
とほぼ同時に得られるため演算時間が短縮される。また
パリティビットのビット数はデータのビット数より少な
いので（通常データ８ビットに対しパリティ１ビットが
付加される）、誤り検出符号補正部３等の、本実施例を
適用するために追加する必要のある回路の規模はデータ
演算部１より小さくなり、演算部を二重化する場合より
レイアウト面積を縮小できる。従って本実施例により高
速化と高集積化を同時に図ることができる。なお、第２
図の従来例ではパリティチェック回路PCA,PCBにおいて
入力データの誤り検出を行っていたが、本実施例では第
１段目の誤り検出回路121がこの機能を兼ねている。

第５図はALUに本発明を適用した一実施例を示すブロ
ック図である。第５図においてA₀〜A₃はＡ入力データ、
B₀〜B₃はＢ入力データ、CIはキャリー入力、S₀〜S₃は演
算制御信号、F₀〜F₃は演算結果、COはキャリー出力、P_A
はＡ入力データのパリティ、P_BはＢ入力データのパリテ
ィ、3110〜3113はデータ演算部１の１段目の演算回路31
1を構成する回路、3120〜3123はデータ演算部１の２段
目の演算回路312を構成する回路、3130〜3133はデータ
演算部１の３段目の回路313を構成する回路、3140〜314
3はデータ演算部１の４段目の回路314を構成する回路、
DECはデコード回路、CGはキャリー生成回路である。次
に本実施例の動作について説明する。

第５図では、Ａ入力データA₀〜A₃、Ｂ入力データB₀〜
B₃及びキャリー入力CIに対し演算制御信号S₀〜S₃により
選択された算術演算または論理演算を行い、その演算結
果F₀〜F₃とキャリー出力COを得る。

またこの実施例では誤り検出符号としてパリティを用
いており、Ａ入力データのパリティP_A及びＢ入力データ
のパリティP_BがデータとともにALUに入力され、演算結
果のパリティはP_Fに出力される。データ演算部の１段目
の回路311はBCD（Binary Coded Decimal,二進化十進）
演算に対応した段であり、BCD演算を行う場合にＢ入力
データのみに６を加算する。この演算に対応して、誤り
検出符号補正部３（以下、補正部と呼ぶ）の１段目の回
路331ではパリティP_Bの補正を行う。両者の出力は誤り
検出回路321に入力されてパリティチェックが行われ、
１段目での誤り及び入力データの誤りが検出される。続
いてデータ演算部１の２段目の演算回路312では、演算
制御信号S₀〜S₃により選択された算術演算または論理演
算を行う。算術演算の場合、この段は半加算器（ハーフ
アダー）として動作し、桁上げ動作は次段で行う。回路
3123は、キャリー発生信号生成回路G₃、キャリー伝搬信
号生成回路P₃、NOR回路NOR₃からなり、回路3120〜3122
はそれぞれ回路3123と同じ構成をもち、HA₀〜HA₃はハー
フアダー出力である。一方補正部３の２段目の回路332
ではパリティP_A及び１段目の出力P_Dを用いてパリティ補
正を行う。これらの出力は誤り検出回路322に入力さ
れ、パリティチェックが行われる。以下同様に３段目で
算術演算の桁上げ動作、４段目ではBCD演算の場合の−
６演算を行うとともに、それぞれのパリティ補正とパリ
ティチェックを行う。なお、回路3133は排他的論理和回
路EOR3、回路314は−６回路MF₃からなり、回路3130〜31
32はそれぞれ回路3133と、回路3140〜3142はそれぞれ回
路3143と同じ構成をもつ。

この実施例においては第１図の例と同様にパリティ出
力がデータ出力と略同時に得られるため演算時間が短縮
される。また本実施例ではデータ演算部１が１段当り４
回路を必要とするのに対し、誤り検出部２及び補正部３
はそれぞれ１回路でよいため、データ演算部１を二重化
して比較する場合に比べ回路数を低減でき、レイアウト
面積も縮小される。本実施例では入力データ４ビットに
対し１ビットのパリティビットを付加したが、パリティ
ビットはデータの８ビットに対して１ビット付加するの
が一般的であり、この場合は本発明によるレイアウト面
積の縮小効果は更に大きくなる。なお本発明は上記実施
例とは異なる構成や機能を持つALU（例えばBCD演算機能
を持たないALU）においても同様に実施することができ
る。

次に第６図は第５図の実施例のデータ演算部1,補正部
３及び誤り検出部２それぞれの１段目を構成する回路31
1,321,331の一例を示したものである。図において、100
は＋６回路、PPBは＋６補正回路、101〜104は出力選択
回路、B₀〜B₃はＢ入力データ、D₀〜D₃はデータ演算回路
311の出力データ、P_Dは補正回路331の出力パリティ、DE
C1は演算制御信号である。

演算回路100はＢ入力データB₀〜B₃に対して６を加算
する演算を行い、一方選択回路101〜104は制御信号DEC1
に従って、制御信号DEC1が“0"の場合は６を加算した後
の値をD₀〜D₃に、その値に対応するパリティビットをP_D
に出力し、制御信号DEC1が“1"の場合は、加算を行わな
い値をD₀〜D₃に、その値に対応するパリティビットをP_D
に出力する。

６を加算した出力データD₀〜D₃の論理は次の様に表わ
すことができる。

一方、上記演算の結果、パリティが反転するのは の場合であり、補正回路PP_Bでこの補正を行う。これら
の結果、演算に誤りが無ければ出力データD₀〜D₃のパリ
ティと補正回路PP_Bの出力パリティP_Dとは等しくなり、
誤り検出回路321でこれらを照合することにより１ビッ
トの誤りを検出できる。

次に第７図は第５図のデータ演算部１の２段目の回路
312の機能の一例を示したものである。同回路は演算制
御信号S₀〜S₃に応じて同図に示した所定の演算を行う。
同図でG_n（ｎ＝０〜３）は回路3120〜3123内のキャリー
発生信号生成回路G₀〜G₃の出力（但し第５図では3120〜
3122内のキャリー発生信号生成回路G₀〜G₂は図示されて
いない）を表し、P_n（ｎ＝０〜３）は同じく回路3120〜
3123内のキャリー伝搬信号生成回路P₀〜P₃の出力（但し
第５図では3120〜3122内の回路P₀〜P₂は図示されていな
い）を表す。またHA_n（ｎ＝０〜３）は回路3120〜3122
の出力を表す。この図に示した様に出力HA_nのパリティ
はP_A（A_nのパリティ、P_B（B_nのパリティ）、P_D（D_nのパ
リティ）、P_AB（A_n・B_nのパリティ）及びＰ（▲
▼・▲▼のパリティ）から求めることができる。

第８図は、第７図に示した機能を持つ演算回路312に
対応した誤り検出符号補正回路332の一例である。演算
回路出力のパリティを演算制御信号S₀〜S₃に応じてパリ
ティP_A,P_B,P_D、及びデータA₀〜A₃,B₀〜B₃から求めるこ
とができる。第８図で601はP_AB生成回路、602はＰ▲
▼生成回路、603はパリティ選択回路、604〜610はパ
リティ選択回路603の入力端子である。入力端子604には
P_AP_BP_AB入力端子605にはP_AP_BＰ▲▼、入力
端子606にはP_A、入力端子607にはP_AP_B、入力端子608
にはP_B、入力端子609にはP_AP_D、端子610には０がそれ
ぞれ入力される。パリティ選択回路603は制御信号S₀〜S
₃に応じた入力を選択し、P332に出力する。

さて、第１図に示した実施例では、誤り検出回路121
〜124が各段毎に設けられており、例えばパリティを誤
り検出符号として用いた場合には回路各段における１ビ
ット誤りを検出することができる。ところで第２図に示
した従来例の誤り検出能力は、二重化されたALU1及びAL
U2を含む全回路内で１ビットである。従ってパリティビ
ットを用いた本発明の実施例で誤り検出能力を二重化と
同様に回路全体で１ビットに設定した場合、第１図の実
施例に比べ誤り検出回路を減らすことができる。

次に、誤り検出回路を減らした実施例について説明す
る。

一般に、パリティエラーを含む信号が入力された場合
に出力信号にパリティエラーが伝搬される様な回路を直
列に複数段接続した場合には、最終段の出力信号に対し
パリティチェックを行うことにより、その途中の回路で
生じた１ビットの誤りを検出することができる。従って
誤り検出能力を回路全体で１ビットに設定した場合、パ
リティチェック回路は最終段の出力及びパリティエラー
が伝搬されない回路の入力だけに設ければよい。第９図
及び第10図はパリティエラーが伝搬されない回路とその
入力信号のパリティチェック回路の例をそれぞれ示した
ものであり、以下これらの例を用いて説明する。

第９図はパリティが縮退する例を示したものであり、
701,703はデータ演算回路、702,704はパリティ補正回
路、705はパリティチェック回路、710〜711はデータ演
算回路701の入力信号、712〜713はデータ演算回路703の
入力信号、720〜723はデータ演算回路703の出力信号、P
702はパリティ補正回路702の入力信号、P704はパリティ
補正回路704の出力信号、E705はパリティチェック回路7
05の出力信号である。なお、第９図のデータ演算回路70
1は第１図の111〜113のいずれかのデータ演算回路に、
パリティ補正回路702は、データ演算回路701に対応する
131〜133のいずれかの誤り検出符号補正回路に、パリテ
ィチェック回路705は、データ演算回路701及びパリティ
補正回路702に対応する121〜123のいずれかの誤り検出
回路に、そして、データ演算回路703は、回路701の次段
のデータ演算回路に、パリティ補正回路704はデータ演
算回路703に対応する誤り検出符号補正回路に、それぞ
れ相当する。演算回路703では入力信号712に対し、同じ
極性の信号が出力信号720として、反転信号が出力信号7
21としてそれぞれ出力される。また入力信号713に対し
ても同様に両極性の信号が出力信号722,723としてそれ
ぞれ出力される。このときデータ演算回路703の出力信
号720〜723のパリティは常に偶数となり、出力パリティ
P704は常に０（偶数パリティの場合）となる。この様に
演算回路703の出力パリティP704は入力データ712〜713
に拘らず偶数に縮退する。従って回路703の入力信号712
〜713にパリティエラーがあっても出力信号720〜723に
は伝搬されない。このため演算回路703の入力信号に対
しパリティチェック回路705を設け、701以前の演算回路
における誤りの検出を行う必要がある。

次に第10図の演算回路内で発生した１ビットの誤りが
回路の出力信号としては２ビットの誤りとなるために通
常のパリティチェックでは誤りを検出できない例を示し
たものである。第10図（ａ），（ｂ）において、801,80
4,805はデータ演算回路、803,808はパリティ補正回路、
802,806はパリティチェック回路、804,805は801内の論
理回路、810,811は801の入力信号、812,813は801の出力
信号、P800は803のパリティ入力、P801は803のパリティ
出力、E802は802の出力信号である。なお、第10図
（ａ）の801は第１図の111〜114のいずれかのデータ演
算回路に、803は801に対応する131〜134のいずれかの誤
り検出符号補正回路に、802は801および803に対応する1
21〜124のいずれかの誤り検出回路にそれぞれ相当す
る。

まず、第10図（ａ）の回路では、論理回路804におい
て生じた１ビットの誤りが演算回路801の出力信号では
２ビットの誤りとなる場合がある。例えば入力信号810,
811が共に“1"である場合、誤りがない場合の出力信号
は812,813共に“0"である。ここで論理回路804において
誤りが生じて同回路の出力が“1"となると、論理回路80
5の出力も反転し、812,813が共に“1"となる。この場
合、出力の２ビットが同時に反転するため、出力信号の
パリティチェックだけでは誤りを検出することができな
い。これを検出するにはパリティチェック回路802を設
けてパリティチェックを行う必要がある。このパリティ
チェック回路802の入力データは、論理回路804で誤りが
生じても１ビットしか変化しないため、パリティチェッ
クにより誤りを検出することができる。

さて、第10図（ａ）の例は他の実施例（例えば第６
図）とは異なる構成の様に見えるが、演算回路801を804
と805に分割するなどして書き直すと第10図（ｂ）に示
す様に他の実施例と同じ構成であることがわかる。すな
わち演算回路804,805に対しパリティ補正回路807,808が
それぞれ対応している。また上記の例の様にパリティ補
正回路808でパリティを正しく補正できない場合がある
のは、パリティ補正回路808の補正用データを演算回路8
05の入力から取らずに演算回路804の入力から取ってい
るためであることがわかる。

以上述べた様にパリティエラーが伝搬しない回路とし
ては、（１）第９図の様にデータのパリティが縮退する
回路、（２）第10図の様に内部での１ビットの誤りが回
路出力としては２ビット以上の偶数個の誤りに変化する
回路、がある。従って、これらに該当する回路を用いた
段では、その入力データに対してパリティチェックを行
う必要があるが、それ以外の段ではパリティチェックを
省略可能である。

第11図は第１図に示した実施例を基に、上記の様にし
てパリティチェック回路を省いた実施例である。図にお
いて、R9はオア回路、E900はパリティエラー検出信号
出力端子である。また演算回路111〜114の内113だけが
上記項目に該当する（入力データのパリティチェックが
必要な）回路とする。このような演算回路の例としては
第９図に示した演算回路703および第10図（ａ）に示し
た演算回路801等がある。第11図の実施例において、二
重化と同様な１ビットの検出能力とするために必要なパ
リティチェック回路は122,124のみである。なお、この
実施例ではこれらのパリティチェック回路の出力は更に
OR回路R9でまとめられて、端子E900から出力される。
本実施例に示した様な構成とすることによりパリティチ
ェック回路の個数を低減することができ、レイアウト面
積の縮小を図ることができる。

第12図および第13図は、本発明をキャリー・ルックア
ヘッド方式（桁上げ先見方式）のALUに適用した実施例
を示したものである。なお桁上げ先見加算回路について
は例えば、田丸啓吉著「論理回路の基礎」第220頁で述
べられている。まず第12図において、1901は第５図また
は第11図に示した様な４ビットALU,1902はキャリー・ル
ックアヘッド・ジェネレータ部、1903,1904はキャリー
・ルックアヘッド・ジェネレータ部1902内のキャリー・
ルックアヘッド・ジェネレータ回路である。キャリー・
ルックアヘッド・ジェネレータ部1902においてジェネレ
ータ回路1903と1904は同一構成の回路であり、この二重
化によってキャリー・ルックアヘッド・ジェネレータ部
1902内の誤り検出を行う。次に第13図は第12図の1902内
の構成を示した図であり、本図において、1001,1002は
第12図の1901にそれぞれ相当する４ビットALU、CMP100
1,CMP1011,CMP1002,CMP1012は比較回路、CG1001,CG1002
はキャリー・ルックアヘッド・ジェネレータ、GP1001,G
P1011,GP1002,GP1012はキャリー・ルックアヘッド・ジ
ェネレート／プロパゲート信号生成回路である。第12図
及び第13図の実施例では、1901,1001,1002の４ビットAL
U内部の誤り検出は第５図に示した実施例と同様の構成
により行う一方、キャリー・ルックアヘッド・ジェネレ
ータ部1902における誤り検出は回路の二重化により行
う。

すなわちGP1001とGP1011、GP1002とGP1012、CG1001と
CG1002の３組がそれぞれ二重化された回路対であり、CM
P1001,CMP1011,CMP1002,CMP1012,CMP1003,CMP1004の比
較回路で誤り検出を行う。本実施例の様な構成とするの
は次の様な理由による。

（１） ALU部においては、回路規模が大きいため、二
重化による誤り検出ではレイアウト面積の増加量が大き
い反面、パリティビットを付加することにより比較的小
規模の検出回路で誤り検出を行うことができる。

（２） 一方、キャリー・ルックアヘッド・ジェネレー
タ部は回路規模が比較的小さいため、二重化による誤り
検出の方がレイアウト面積の点で有利である。

この様に論理回路の特性に応じてパリティ等の誤り検
出符号を用いた構成の論理回路と回路の二重化による誤
り検出を用いた構成の論理回路とを使い分け、両論理回
路を混在させることにより、全体として高速化と高集積
化を同時に図ることができる。

次に本発明をALU部分のみならず、ALU等を含む演算部
全体にまで適用範囲を拡大した実施例について説明す
る。

第14図において、15は演算回路部、R1501,R1502はレ
ジスタ、PS1501,PS1502はプレシフタ、DL1501〜DL1503
はデータラッチ、PL1501〜PS1503はパリティラッチ、SH
1501,SH1502はシフト回路、PP1501,PP1502,PP15はパリ
ティ予測回路、PC15はパリティチェック回路、DSEL15は
データ選択回路、PSEL15はパリティ選択回路、ALU15はA
LUである。ここで演算回路部15内のALU15は例えば第１
図，第５図又は第11図のデータ演算部１に、パリティ予
測回路PP15は誤り検出符号補正部３に、パリティチェッ
ク回路PC15は誤り検出回路124又は324にそれぞれ相当す
る。すなわち演算回路部15には演算の対象となるデータ
と共にパリティビットを入力し、ALU15に於けるデータ
演算と並行してパリティ予測回路PP15で演算結果に対応
するパリティの予測演算を行う。演算結果及び予測され
たパリティは共に演算回路部15から出力F,P_Fとしてそれ
ぞれ出力される一方、パリティチェックをパリティチェ
ック回路PC15で行うことにより、同回路部の入力データ
の誤り及び演算動作中の誤りを検出する。従って、演算
回路部15の動作は、上述した第１図，第５図又は第11図
の実施例と同じである。第14図の実施例では、演算回路
部15のデータ入力としては、プレシフタPS1501,PS1502
内のシフト回路SH1501,SH1502の出力を加え、パリティ
ビット入力としては、プレシフタPS1501,PS1502内のパ
リティ予測回路PP1501,PP1502の出力を加える。本実施
例に示した様な構成とすることにより、 から成るデータパスに随伴する形で から成るパリティパスが形成される。これら２種のパス
内にはデータラッチDL1501とパリティラッチPL1501,シ
フト回路SH1501とパリティ予測回路PP1501等の対応する
回路の組があり、各組の出力のデータとパリティビット
を用いてパリティチェックを行うことにより誤りを検出
することができる。（なお、ここで言及する誤りには入
力データの誤りと回路の誤動作を含むものとする。）従
って演算回路部15内に設けたパリティチェック回路PC15
でデータパスとパリティパスの不整合を検出することに
より全データパス内での誤りを検出でき、従来技術では
必要であったALU入力データの誤り検出回路が不要とな
り、レイアウト面積の縮小、LSIチップの高集積化を図
ることができる。

第15図は第14図に示したプレシフタPS1501,PS1502の
一例を示したものである。図において、A₇〜A₀はデータ
入力端子、P_Aはパリティ入力端子、SH17はシフト回路、
PP17はパリティ予測回路、SA₇〜SA₀はデータ出力端子、
P_SAはパリティ出力端子、DS1700〜DS1707はデータセレ
クタ、PSEL17はパリティセレクタ、ＥR17はEOR（Excl
usive−OR）回路である。このプレシフタは８ビットの
入力データ及びパリティビットの入力に対し、データに
変更を加えずにそのままか或いは左１ビットシフトし、
対応するパリティビットと共に出力する機能を有してい
る。ここでパリティ予測回路PP17は入力データ及び入力
パリティビットを用いて出力データに対するパリティビ
ットの予測を行い、P_SAから出力する構成となってい
る。なお、上記以外の機能を持つプレシフタにおいて
も、パリティ予測回路を変更することにより同様にパリ
ティビットの予測を行い、出力することができる。

以上述べた様に、LSIチップ上の演算部に本発明を適
用することにより、演算回路の二重化が不要となると共
に誤り検出回路の個数を低減できるので、レイアウト面
積の縮小を図ることができる。

第12図及び第13図の実施例では、キャリー・ルックア
ヘッド・ジェネレータ部は回路（例えば、キャリー・ジ
ェネレート／プロパゲート信号生成回路GP,キャリー・
ルックアヘッド・ジェネレータCG）を２重化し、２重化
した両回路の出力を比較照合回路で照合して誤り検出を
行なう構成となっているが、この構成では第４図で述べ
たように比較照合回路の誤りを検出するための診断回路
が必要となる。しかもこの診断回路は２重化した回路の
出力の１ビットに対して１個の診断回路が必要であるた
め、例えば32ビットの論理回路では32個が必要となると
いうように多数の診断回路が必要となる。本発明では、
二重化した各演算回路へのクロック信号の給電系を、演
算回路内の論理回路網の出力信号を外部に取り出すスイ
ッチ回路へのクロック信号の給電系と、該演算回路内の
他のスイッチ回路へのクロック信号の給電系との２系統
に分割して給電することにより、演算回路自身に比較照
合回路の診断機能を持たせることができ、その結果、診
断回路を不要にし、レイアウト面積の縮小及び比較照合
回路の高速化を更に図ることができる。

第16図（ａ）は誤り検出方法として二重化を用いた論
理回路の一実施例の構成を示したものであり、第16図
（ｂ）はその動作波形を示したものである。第16図
（ａ）において、1100は誤り検出回路内蔵論理回路、11
01は演算用論理回路、1102は1101と同じ回路構成の誤り
検出用論理回路、A11,B11,C11,D11は1101及び1102に共
通の入力信号、OUT1101は1101の出力信号、OUT1102は11
02の出力信号、ＥR11は比較回路、ER11は誤り検出信
号、P1101〜P1105及びP1111〜P1115はPMOS FET、N1101
〜N1106及びN1111〜N1116はNMOS FET、1103,1104は110
1の内部のノード、1113,1114は1102の内部のノード、CI
N,TC0,TC1はクロック信号、T₀,T₁は診断制御信号、TCは
クロック生成回路、AND1101,AND1102はTC内のAND回路で
ある。なお本実施例に示したダイナミック型論理回路に
関連するものとして特開昭62−98827がある。この実施
例では論理回路1101においてA11〜D11の入力信号に対し
てFET N1101〜N1104の論理回路網により A11・C11＋B11・D11 という演算を行い、FET N1105及びバッファ回路（FET
P1105とN1106で構成される）を介して演算結果がOUT1
101に出力される。一方、論理回路1102においても同じ
演算を行い、結果はOUT1102に出力される。これらの出
力を比較照合回路ＥR11で比較照合し、演算結果の誤
りを検出する構成となっている。第４図に示した従来例
ではCIN,TC0,TC1に同一のクロック信号を印加している
のに対し、本実施例ではクロック信号CINと、診断制御
信号T0のAND演算を行った結果をクロック信号TC0とし、
クロック信号CINと、診断制御信号T1のAND演算を行った
結果をクロック信号TC1とする。この実施例の回路動作
を第16図（ｂ）の動作波形を用いて説明する。

第16図（ｂ）において実線で示したのは比較回路EOR1
1の診断時の波形，破線で示したのは通常動作時の波形
である。最初に破線で示された通常動作について説明す
る。この場合は診断制御信号TC0及びTC1をハイレベルに
設定することにより、クロック信号TC0及びTC1は従来例
と同様にクロック信号CINと同相のクロック信号とな
る。なお論理回路1101と1102とは同一の構成なので以下
論理回路1101の動作について説明し、論理回路1102の説
明は省略する。まず演算に先立ってプリチャージ動作を
行うために、入力信号A11〜D11をローレベルとし、クロ
ック信号CINをローレベルとするとクロック信号TC0はロ
ーレベルとなる。これによりPMOS FETs P1101〜P1104
はオン状態、NMOS FETs N1101〜N1105はオフ状態とな
り、ノード1103及びノード1104に存在する寄生容量が充
電され、これらのノードの電位はハイレベルまで上昇
し、プリチャージ動作が完了する。次に演算動作を開始
するためにクロック信号CINをハイレベルとすると、ク
ロック信号TC0はハイレベルとなり、PMOS FETs P1101
〜P1104はオフ状態となる。ここでノード1103とグラン
ド間が導通状態となる様に入力信号A11〜D11の一部また
は全部をハイレベルとすると、ノード1103に存在する寄
生容量が放電され、電位が降下するとともにNMOS FET
N1105がオン状態となってノード1104の電位も降下
し、両ノード共にローレベルとなる。ノード1104はPMOS
FET P1105,NMOS FET N1106から成るCMOSインバー
タのゲートに接続されているため、OUT1101はハイレベ
ルに上昇する。以上が通常の動作である。

次に第16図（ｂ）において実線で示した、比較回路EO
R11の診断時の動作について説明する。この診断動作は
診断制御信号T0,T1のいずれか一方のローレベルとし、
これにより診断制御信号T0,T1に対応する出力OUT1101,O
UT1102のいずれかを強制的にローレベルとすることによ
り行う。以下の説明では診断制御信号T0をローレベルと
した場合について述べる。まずプリチャージ動作を通常
時と同様にクロック信号CINをローレベルに設定するこ
とにより行い、ノード1103及びノード1104をハイレベル
とする。次に演算動作を行うためにクロック信号CINを
ハイレベルとするが、この時診断制御信号T0がローレベ
ルであると、クロック信号TC0は通常動作時と異なりロ
ーレベルを保つ。ここでノード1103とグランド間が導通
状態となる様な入力信号A11〜D11を印加すると、ノード
1103の電位は通常動作時と同様にローレベルに降下する
が、クロック信号TC0がローレベルであるので、NMOS F
ET N1105がオン状態とはならない。このためノード110
4はハイレベルに保たれ、出力信号OUT1101の電位はロー
レベルとなる。この様に本実施例では、診断制御信号T
0,T1のいずれか一方をローレベルとすることにより、比
較回路EOR11の入力の一方をローレベルに固定でき、こ
れを用いて比較回路EOR11の診断を行うことができる。
なお以上の説明においてT0とT1,TC0とTC1,P1101〜P1105
とP1111〜P1115,N1101〜N1106とN1111〜N1116,ノード11
03〜1104と1113〜1114,OUT1101とOUT1102をそれぞれ読
み替えると論理回路1102に関する説明となる。

本実施例を第４図に示した従来例と比較すると以下の
様な特長がある。

（１） 従来例において比較回路ＥR13の診断を行う
ために必要である診断回路1303が本発明を適用すること
により不要となる。これにより論理回路のレイアウト面
積の縮小と誤り検出信号の遅延時間の短縮を同時に実現
できる。

（２） 通常の演算動作時には本実施例の回路は従来例
の回路と全く同じ動作を行うため、本発明を適用しても
演算時間は増加しない。

なお第16図（ａ）の実施例では、クロック生成回路TC
の遅延時間のためにクロックTC0,TC1の位相はクロックC
INに比べて遅れるが、前者が入力信号A11〜D11に先行し
て確定していれば影響は無く、演算時間は増加しない。
さらにクロック生成回路TCを変更することにより、クロ
ックCINとクロックTC0,TC1を同一位相とすることが可能
であり、この場合には従来例と全く同じクロックを供給
することができる。

なお、第16図（ａ）に示した実施例において、論理回
路1101は、 OUT1101＝A11・C11＋B11・D11 という演算を行う回路となっているが、論理回路1101,1
102内のNMOS FETs N1101〜N1104及びN1111〜N1114か
ら成る論理回路網部の構成を変更することにより、上記
以外の演算を行う論理回路を実現できる。

次に第17図は第16図の誤り検出回路内蔵論理回路1100
を複数個用いた例を示したものである。同図において12
01〜1204はそれぞれ第16図に1100で示した回路構成をも
つ誤り検出回路内蔵論理回路、A1201〜A1204及びB1201
〜B1204及びC1201〜C1204及びD1201〜D1204はそれぞれ
論理回路1201〜1204の入力信号,OUT1201〜1204はそれぞ
れ論理回路1201〜1204の出力信号、ER1201〜ER1204はそ
れぞれ論理回路1201〜1204の誤り検出信号、R12はオ
ア回路、E1200は誤り検出信号である。この実施例では
４個の論理回路1201〜1204に対して１個のクロック生成
回路TCを設けてクロック信号CIN,T0,T1を供給してい
る。また、この実施例では各論理回路の誤り検出信号ER
1201〜ER1204をオア回路R12でまとめて出力信号E1200
として出力する構成となっている。LSI内においては１
つのクロック信号に同期して多数の論理回路を動作さ
せ、演算を行うのが一般的である。この場合に第17図の
実施例の様な構成とし、クロック生成回路を複数個の論
理回路に対して１個のみ同一チップ上に設ければよいた
め、全体としてレイアウト面積の縮小を図ることができ
る。

第18図は本発明で用いるダイナミック型論理回路の別
の実施例を示した図である。1401は論理回路、P1401〜P
1403はPMOS FET,N1401〜N1407はNMOS FET,OUT1401は
論理回路の出力信号である。この回路1401はNMOS FETs
N1401〜N1404からなる論理回路網部とグランド間にNM
OS FET N1405を挿入した型式のダイナミック型論理回
路に本発明を適用したもので、第16図（ａ）の論理回路
1101,1102と同じ機能を有しており、そのまま置換して
用いることができる。

第16図〜第18図の実施例によれば，ダイナミック型論
理回路の演算の高速性を損なうことなしに比較回路の診
断機能を持たせることができる。

第19図は以上述べた３種の誤り検出機能をもつ論理回
路、すなわち（１）パリティ等の誤り検出符号を用いた
論理回路（例えば、第１図，第11図の実施例）（２）回
路を二重化するが誤り検出回路の診断機能を内蔵し、回
路数を低減した誤り検出回路の診断機能内蔵論理回路
（例えば、第16図，第17図の実施例）（３）単なる回路
の二重化による誤り検出回路内蔵論理回路（例えば、第
４図の論理回路）を使い分けて、これら３種の構成の論
理回路を混在させて構成したALUの一実施例を示したも
のである。第19図において、CG18はキャリー・ルックア
ヘッド・ジェネレータ、1801〜1806はキャリー・ルック
アヘッド・ジェネレータCG18内の上記（２）の構成を適
用した論理回路、EOR1801〜EOR1803はEOR回路、R1800
はオア回路、CTRLは制御回路、180は制御信号入力端
子、T₂,T₃は診断制御信号、1807〜1814は制御信号発生
回路、1815〜1818は診断用回路、EOR1804〜EOR1807はEO
R回路、R1801はオア回路、ER1800〜ER1801は誤り検出
信号出力端子である。この実施例ではデータ演算部のキ
ャリー・ジェネレータCG18以外の部分１およびパリティ
生成部３には、第11図の例と同様にパリティチェックに
よる誤り検出機能をもつ論理回路を用いている。一方キ
ャリー・ルックアヘッド・ジェネレータCG18には第16
図，第17図の例と同様に、回路1801〜1806の二重化によ
る誤り検出を用いると共に、この部分がプリチャージ回
路から成ることを用いて誤り検出回路EOR1801〜1803の
診断機能を内蔵させた構成の論理回路を用いている。ま
た制御回路CTRLには、第４図の従来例と同様に、回路18
07〜1814の二重化による誤り検出を用い、更に誤り検出
回路EOR1804〜1807の診断用回路1815〜1818をそれぞれ
設けている。

この様に３種の誤り検出機能をもつ論理回路の使い分
けを行うことにより、 （１） 1,3から成るALU部ではパリティ生成を並行して
行うとともに、これを用いてパリティチェックを行うこ
とにより、従来の二重化による構成に比べパリティ出力
の高速化および回路規模の低減を行える。

（２） キャリー・ルックアヘッド・ジェネレータCG18
の部分では二重化による誤り検出を行っているが、プリ
チャージ回路の特性を生かし、誤り検出回路の診断機能
を内蔵させることにより、回路数の縮小と誤り検出信号
の高速化を行える。

（３） 制御回路CTRLの部分は、制御信号出力を２サイ
クル以上保持する必要がある等の理由でスタティック回
路で構成する必要があり、また制御信号入力端子180に
パリティビットが入力されないため、誤り検出は従来例
と同様の論理回路構成になる。しかし、この構成の論理
回路を適用する箇所は最少限に抑えることが可能であ
り、本実施例のALUは、ALU全体として高速化，高集積化
を図ることができる。

〔発明の効果〕

本発明によれば （１） 演算回路のデータ出力と略同時にパリティ出力
が得られ、例えば32ビットのALUに適用した場合、約20
％程度の高速化を図れる。またパリティビットにより演
算中の１ビットの誤りを検出でき、回路の二重化を行わ
ずに同程度の信頼性を得ることができる。更にパリティ
補正回路やパリティチェック回路等の面積を従来の演算
回路１個分より小さくできるので、回路を二重化した場
合に比べレイアウト面積を同等或いはそれ以下とするこ
とができる。

（２） 更に本発明を演算部全体に拡大して適用した場
合、誤り検出に必要な回路の個数を削減できる。

（３） 回路の二重化により誤り検出を行う場合、演算
回路自身が比較照合回路の診断機能を持つため、従来必
要であった診断用回路が不要となり、回路動作の高速化
およびレイアウト面積低減の効果がある。

以上により、誤り検出能力を持つ演算部の高速化及び
高集積化の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示し、誤り検出符号を用い
た論理回路のブロック図、第２図はALU部を二重化して
誤りを検出する従来例のブロック図、第３図は、回路の
二重化による誤り検出をALU,レジスタ，プレシフタから
なる演算部に適用した例を示すブロック図、第４図は、
誤り検出回路の診断機能をもつ論理回路の一例を示すブ
ロック図、第５図はALUに本発明を適用した一実施例を
示すブロック図、第６図は第５図の実施例の１段目の回
路例を示す図、第７図は第５図の実施例におけるデータ
演算部の２段目回路の機能の説明するための図、第８図
は、第５図の実施例における誤り検出符号補正部の２段
目の回路例を示す図、第９図及び第10図はパリティチェ
ックを必要とする回路の例を示す図、第11図は本発明の
一実施例のブロック図、第12図，第13図は本発明をキャ
リー・ルックアヘッド・ジェネレータ方式のALUに適用
した実施例を示す図、第14図は本発明を演算部に適用し
た実施例のブロック図、第15図は第14図の実施例で用い
るプレシフタの一例を示すブロック図、第16図（ａ）は
本発明の一実施例の誤り検出回路内蔵論理回路、第16図
（ｂ）は第16図（ａ）に示した回路の動作波形の例を示
す図、第17図は複数の誤り検出回路内蔵論理回路に本発
明を適用した実施例を示す図、第18図は本発明で用いる
演算回路の他の例を示す図、第19図は本発明をキャリー
・ルックアヘッド・ジェネレータ方式のALUに適用した
実施例を示す図である。

フロントページの続き (72)発明者 石橋 賢一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−29054（ＪＰ，Ａ) 特開 昭59−201149（ＪＰ，Ａ) 特開 昭47−45346（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数段の直列に接続された演算回路を備
   え、上記演算回路に入力データを入力し、上記演算回路
   の出力データを出力する第１の回路列と、 上記入力データに対応するパリティの入力により、上記
   第１の回路列内の各演算回路における演算に対応してパ
   リティに補正を加えるパリティ補正回路を直列に接続
   し、該出力データに対応するパリティを出力する第２の
   回路列と、 上記第１の回路列内の演算回路の出力と、上記第１の回
   路列に対応する上記第２の回路列内のパリティ補正回路
   の出力との照合を行う少なくとも１個の誤り検出回路か
   らなり、上記誤り検出回路を上記第１の回路列の出力
   と、上記第１の回路列内のパリティの値が縮退する可能
   性がある演算回路の入力とに設けるとともに、該演算回
   路の誤動作のみを検出する手段と、 同一機能を有し、同一の信号が入力される二重化した演
   算回路と、第二重化した演算回路の出力相互を比較する
   比較回路を備え、上記第１の回路列に接続する第３の回
   路とを設けたことを特徴とする半導体集積回路装置。