JPS61221931A - 演算素子 - Google Patents
演算素子Info
- Publication number
- JPS61221931A JPS61221931A JP60064605A JP6460585A JPS61221931A JP S61221931 A JPS61221931 A JP S61221931A JP 60064605 A JP60064605 A JP 60064605A JP 6460585 A JP6460585 A JP 6460585A JP S61221931 A JPS61221931 A JP S61221931A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- arithmetic
- bit
- parity
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、算術演算および論理演算用の演算素子に関す
る。特に、８ビットバイト演算回路および９ビットバイ
ト演算回路のいずれにも使用できる演算素子に関する。
る。特に、８ビットバイト演算回路および９ビットバイ
ト演算回路のいずれにも使用できる演算素子に関する。
本発明は、９ビットの算術演算または論理演算を行う演
算素子において、 切換信号により８ビットバイト演算を切換えて行えるよ
うにすることにより、 一種類の素子で８ビットバイト演算回路および９ビット
バイト演算回路のいずれにも使用できるようにしたもの
である。
算素子において、 切換信号により８ビットバイト演算を切換えて行えるよ
うにすることにより、 一種類の素子で８ビットバイト演算回路および９ビット
バイト演算回路のいずれにも使用できるようにしたもの
である。
第２図は従来例の演算素子のブロック構成図である。従
来、演算素子は第２図に示すように、演算素子２１にデ
ータ２５、データ２６、キャリイ２７およびデータ２５
．２６に対するパリティ２８．２９を入力し、演算回路
２２では演算動作モード信号３０によって指示された演
算が実行され、その演算結果であるデータ３１が出力さ
れる。キャリイ作成回路２３では演算結果のキャリイ３
２が出力され、さらにパリティ補正回路２４ではデータ
３１に対するパリティ３３が作られる。
来、演算素子は第２図に示すように、演算素子２１にデ
ータ２５、データ２６、キャリイ２７およびデータ２５
．２６に対するパリティ２８．２９を入力し、演算回路
２２では演算動作モード信号３０によって指示された演
算が実行され、その演算結果であるデータ３１が出力さ
れる。キャリイ作成回路２３では演算結果のキャリイ３
２が出力され、さらにパリティ補正回路２４ではデータ
３１に対するパリティ３３が作られる。
しかし、このような従来の演算素子では、９ピツトバイ
ト演算用の演算素子を利用して８ビットバイト演算回路
を作成するためには、キャリイおよびパリティに適当な
処理を施さなければないらい、たとえば、奇数パリティ
で２進数の「１１１１１１１１」とｒｏｏｏｏｏｏｏｌ
Ｊとの加算を実行する場合に、８ビットバイト演算とし
て実行すると、その結果はｒｏ ０００００００Ｊでキ
ャリイが「１」およびパリティが「１」となる。この演
算を９ビットバイト演算用演算素子で実行すると、デー
タ出力はｒｉｏｏｏｏｏｏｏｏ」、キャリイ「０」およ
びパリティが「０」となり、このままでは８ビットバイ
ト演算の結果としては使用できない。したがって、最も
簡単に８ビットバイト演算回路を作成するには、８ビッ
トバイト演算用の演算素子を利用するのがよい。しかし
、あらたな演算素子を開発して９ビットバイト演算回路
と８ビットバイト演算回路とを作成する場合には、９ビ
ットバイト演算用演算素子と８ビットバイト演算用演算
素子との２種を開発しなければならない欠点があった。
ト演算用の演算素子を利用して８ビットバイト演算回路
を作成するためには、キャリイおよびパリティに適当な
処理を施さなければないらい、たとえば、奇数パリティ
で２進数の「１１１１１１１１」とｒｏｏｏｏｏｏｏｌ
Ｊとの加算を実行する場合に、８ビットバイト演算とし
て実行すると、その結果はｒｏ ０００００００Ｊでキ
ャリイが「１」およびパリティが「１」となる。この演
算を９ビットバイト演算用演算素子で実行すると、デー
タ出力はｒｉｏｏｏｏｏｏｏｏ」、キャリイ「０」およ
びパリティが「０」となり、このままでは８ビットバイ
ト演算の結果としては使用できない。したがって、最も
簡単に８ビットバイト演算回路を作成するには、８ビッ
トバイト演算用の演算素子を利用するのがよい。しかし
、あらたな演算素子を開発して９ビットバイト演算回路
と８ビットバイト演算回路とを作成する場合には、９ビ
ットバイト演算用演算素子と８ビットバイト演算用演算
素子との２種を開発しなければならない欠点があった。
本発明は上記の欠点を解決するもので、８ビットバイト
演算回路および９ビットバイト演算回路のいずれにも使
用できる演算素子を提供することを目的とする。
演算回路および９ビットバイト演算回路のいずれにも使
用できる演算素子を提供することを目的とする。
本発明は、二組の９ビットのデータおよびそのキャリイ
を入力し、９ビットバイト演算を行い９ビットのデータ
およびそのキャリイをそれぞれ出力する演算回路および
キ中すイ作成回路と、上記二組の９ビットのデータ、そ
のキャリイおよび上記二組の９ビットのデータのそれぞ
れのパリティビットを入力し、９ビアドパイト演算を行
いパリティビットを出力するパリティ補正回路とを備え
た演算素子において、切換信号の入力端子を備え、上記
演算回路、上記キャリイ作成回路および上記パリティ補
正回路は、上記切換信号により８ビットバイト演算を行
う回路に転換される構成であることを特徴とする。
を入力し、９ビットバイト演算を行い９ビットのデータ
およびそのキャリイをそれぞれ出力する演算回路および
キ中すイ作成回路と、上記二組の９ビットのデータ、そ
のキャリイおよび上記二組の９ビットのデータのそれぞ
れのパリティビットを入力し、９ビアドパイト演算を行
いパリティビットを出力するパリティ補正回路とを備え
た演算素子において、切換信号の入力端子を備え、上記
演算回路、上記キャリイ作成回路および上記パリティ補
正回路は、上記切換信号により８ビットバイト演算を行
う回路に転換される構成であることを特徴とする。
本発明は、９ビットバイト演算を行う演算素子において
、切換信号により演算回路、キャリイ作成回路およびパ
リティ補正回路で８ビットバイト演算を行うことにより
、８ビットバイト演算回路および９ビットバイト演算回
路のいずれにも使用することができる。
、切換信号により演算回路、キャリイ作成回路およびパ
リティ補正回路で８ビットバイト演算を行うことにより
、８ビットバイト演算回路および９ビットバイト演算回
路のいずれにも使用することができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例演算素子のブロック構成図であ
る。第１図において、演算素子１の演算回路２、キャリ
イ作成回路３およびパリティ補正回路４のそれぞれの入
力に図外から９ビットのデータ５．７およびそのキャリ
イ６が接続される。
る。第１図において、演算素子１の演算回路２、キャリ
イ作成回路３およびパリティ補正回路４のそれぞれの入
力に図外から９ビットのデータ５．７およびそのキャリ
イ６が接続される。
また図外からデータ５．７のパリティ８．９がパリティ
補正回路４のそれぞれの入力に接続される。
補正回路４のそれぞれの入力に接続される。
図外から演算動作モード信号１０が演算回路２、キャリ
イ作成回路３およびパリティ補正回路４の動作モード信
号入力に接続され、演算の動作モードが決定される。さ
らに図外から８ビットバイト・９ビットバイト切換体号
１１が演算回路２、キャリイ作成回路３およびパリティ
補正回路４の切換信号入力に接続され、８ビットバイト
演算か９ビットバイト演算かの指示がなされる。
イ作成回路３およびパリティ補正回路４の動作モード信
号入力に接続され、演算の動作モードが決定される。さ
らに図外から８ビットバイト・９ビットバイト切換体号
１１が演算回路２、キャリイ作成回路３およびパリティ
補正回路４の切換信号入力に接続され、８ビットバイト
演算か９ビットバイト演算かの指示がなされる。
９ビットバイト演算が指示されたときは、演算回路２、
キャリイ作成回路３およびパリティ補正回路４は９ビッ
トバイトモードで動作する。演算回路２から９ビットの
データ１２が図外に出力され、キャリイ作成回路３およ
びパリティ補正回路４から図外にデータ１２のキャリイ
１３およびパリティ１４がそれぞれ出力される。
キャリイ作成回路３およびパリティ補正回路４は９ビッ
トバイトモードで動作する。演算回路２から９ビットの
データ１２が図外に出力され、キャリイ作成回路３およ
びパリティ補正回路４から図外にデータ１２のキャリイ
１３およびパリティ１４がそれぞれ出力される。
８ビットバイト演算が指示されたときには、デ−タ５．
７は各々その９ビットのうちの８ビ・ノドが有効となり
、演算回路２、パリティ回路３およびパリティ補正回路
４は８ビ・ノドバイトモードで動作する。演算回路２か
ら９ビットのうち８ビットが有効なデータ１２が図外に
出力され、キャリイ作成回路３およびパリティ補正回路
４から図外に８ビットのみ有効なデータ１２に対応する
キャリイ１３およびパリティ１４が出力される。
７は各々その９ビットのうちの８ビ・ノドが有効となり
、演算回路２、パリティ回路３およびパリティ補正回路
４は８ビ・ノドバイトモードで動作する。演算回路２か
ら９ビットのうち８ビットが有効なデータ１２が図外に
出力され、キャリイ作成回路３およびパリティ補正回路
４から図外に８ビットのみ有効なデータ１２に対応する
キャリイ１３およびパリティ１４が出力される。
このような構成の演算素子の動作について説明する。第
１図において、演算素子１での演算は、二組の９ビット
のデータ５．７およびキャリイ６に対して実行され、パ
リティ補正回路４では、データ５．７、キャリイ６およ
びデータ５．７のパリティ８．９をもとにしてデータ１
２のパリティが作られる。演算の動作モードは、演算動
作モード信号１０により決定される。また、８ビットバ
イトまたは９ビットバイトのモード切換えは、８ビット
バイト・９ビットバイト切換体号１１によって指示され
、９ビットバイト演算を指示されたときは、演算回路２
、キャリイ作成回路３およびパリティ補正回路４はすべ
て９ビットバイトモードで動作し、それぞれ９ビットの
データ１２、キャリイ１３およびデータ１２のパリティ
１４を出力する。８ビットバイト・９ビットバイト切換
体号１１が８ビットバイト演算を指示しているときは、
データ５．７は各々その９ビットのうちの８ビットのみ
が有効となり、演算回路２、キャリイ作成回路３および
パリティ補正回路４はすべて８ピントバイトモードで動
作し、９ビットのデータ１２、キャリイ１３およびデー
タ’１２のパリティ１４が出力される。ただしこの場合
は、データ１２の９ビットのうち有効なものは８ビット
のみで、パリティ１４はデータ１２の有効８ビットに対
するものである。
１図において、演算素子１での演算は、二組の９ビット
のデータ５．７およびキャリイ６に対して実行され、パ
リティ補正回路４では、データ５．７、キャリイ６およ
びデータ５．７のパリティ８．９をもとにしてデータ１
２のパリティが作られる。演算の動作モードは、演算動
作モード信号１０により決定される。また、８ビットバ
イトまたは９ビットバイトのモード切換えは、８ビット
バイト・９ビットバイト切換体号１１によって指示され
、９ビットバイト演算を指示されたときは、演算回路２
、キャリイ作成回路３およびパリティ補正回路４はすべ
て９ビットバイトモードで動作し、それぞれ９ビットの
データ１２、キャリイ１３およびデータ１２のパリティ
１４を出力する。８ビットバイト・９ビットバイト切換
体号１１が８ビットバイト演算を指示しているときは、
データ５．７は各々その９ビットのうちの８ビットのみ
が有効となり、演算回路２、キャリイ作成回路３および
パリティ補正回路４はすべて８ピントバイトモードで動
作し、９ビットのデータ１２、キャリイ１３およびデー
タ’１２のパリティ１４が出力される。ただしこの場合
は、データ１２の９ビットのうち有効なものは８ビット
のみで、パリティ１４はデータ１２の有効８ビットに対
するものである。
表は本発明の演算素子の８ビットバイトモードまたは９
ビットバイトモードそれぞれの場合で演算を実行した結
果を示す、このときのデータは２進数、奇数パリティで
表現しており、８ビットバイト動作時には入力データの
最上位ビットを無視している。
ビットバイトモードそれぞれの場合で演算を実行した結
果を示す、このときのデータは２進数、奇数パリティで
表現しており、８ビットバイト動作時には入力データの
最上位ビットを無視している。
以上説明したように、本発明は、８ピントバイト演算回
路でも９ビットバイト演算回路でも使用することができ
る優れた効果がある。したがって演算素子の開発および
設計効率を高める利点がある。
路でも９ビットバイト演算回路でも使用することができ
る優れた効果がある。したがって演算素子の開発および
設計効率を高める利点がある。
第１図は本発明一実施例演算素子のブロック構成図。
第２図は従来例の演算素子のブロック構成図。
１・・・演算素子、２・・・演算回路、３・・・キャリ
イ作成回路、４・・・パリティ補正回路、５・・・９ビ
ットのデータ、６・・・キャリイ、７・・・９ビットの
データ、８・・・データ（５）のパリティ、９・・・デ
ータ（７）のパリティ、１０・・・演算動作モード信号
、１１・・・８ビットバイト・９ビットバイト切換信号
、１２・・・９ビットのデータ、１３・・・キャリイ、
１４・・・データ（１２）のパリティ、２１・・・演算
素子、２２・・・演算回路、２３・・・キャリイ作成回
路、２４・・・パリティ補正回路、２５・・・データ、
２６・・・キャリイ、２７・・・データ、２８・・・デ
ータ（２５）のパリティ、２９・・・データ（２７）の
パリティ、３０・・・演算動作モード信号、３１・・・
データ、３２・・・キャリイ、３３・・・データ（３１
）のパリティ。
イ作成回路、４・・・パリティ補正回路、５・・・９ビ
ットのデータ、６・・・キャリイ、７・・・９ビットの
データ、８・・・データ（５）のパリティ、９・・・デ
ータ（７）のパリティ、１０・・・演算動作モード信号
、１１・・・８ビットバイト・９ビットバイト切換信号
、１２・・・９ビットのデータ、１３・・・キャリイ、
１４・・・データ（１２）のパリティ、２１・・・演算
素子、２２・・・演算回路、２３・・・キャリイ作成回
路、２４・・・パリティ補正回路、２５・・・データ、
２６・・・キャリイ、２７・・・データ、２８・・・デ
ータ（２５）のパリティ、２９・・・データ（２７）の
パリティ、３０・・・演算動作モード信号、３１・・・
データ、３２・・・キャリイ、３３・・・データ（３１
）のパリティ。
Claims (1)
- （１）二組の９ビットのデータおよびそのキャリイを入
力し、９ビットバイト演算を行い９ビットのデータおよ
びそのキャリイをそれぞれ出力する演算回路およびキャ
リイ作成回路と、 上記二組の９ビットのデータ、そのキャリイおよび上記
二組の９ビットのデータのそれぞれのパリティビットを
入力し、９ビットバイト演算を行いパリティビットを出
力するパリティ補正回路とを備えた演算素子において、 切換信号の入力端子を備え、 上記演算回路、上記キャリイ作成回路および上記パリテ
ィ補正回路は、上記切換信号により８ビットバイト演算
を行う回路に転換される構成である ことを特徴とする演算素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064605A JPS61221931A (ja) | 1985-03-28 | 1985-03-28 | 演算素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064605A JPS61221931A (ja) | 1985-03-28 | 1985-03-28 | 演算素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61221931A true JPS61221931A (ja) | 1986-10-02 |
Family
ID=13263051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064605A Pending JPS61221931A (ja) | 1985-03-28 | 1985-03-28 | 演算素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61221931A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280839A (ja) * | 1987-12-04 | 1989-11-13 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-03-28 JP JP60064605A patent/JPS61221931A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280839A (ja) * | 1987-12-04 | 1989-11-13 | Hitachi Ltd | 半導体集積回路装置 |
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