JP3140949B2 - 半導体装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、裏面側において支
持基板との間に誘電体膜が形成された第一導電型の半導
体基板の表面側に第二導電型のソース領域及びドレイン
領域を形成するとともに、ソース領域とドレイン領域の
間に介在するチャネル領域上の半導体基板表面に絶縁膜
を介してゲート電極を形成して成る半導体装置に関す
る。
持基板との間に誘電体膜が形成された第一導電型の半導
体基板の表面側に第二導電型のソース領域及びドレイン
領域を形成するとともに、ソース領域とドレイン領域の
間に介在するチャネル領域上の半導体基板表面に絶縁膜
を介してゲート電極を形成して成る半導体装置に関す
る。
【０００２】
【従来の技術】従来より、素子が形成される半導体基板
と支持基板とを誘電体膜により分離した所謂誘電分離型
半導体装置があり、このような誘電分離型半導体装置の
一例としては、図４に示すようなＳＯＩ型のＬＤＭＯＳ
ＦＥＴ（横型二重拡散金属酸化膜電界効果トランジス
タ）が知られている。このＬＤＭＯＳＦＥＴ２１は、ｎ
型の半導体基板２２の表面側にチャネル領域を形成する
ためのｐ型のウェル領域２６とｎ型のドレイン領域２３
を形成するとともに、ｐ型ウェル領域２６内にｎ型のソ
ース領域２４を形成し、酸化膜などから成る絶縁膜２９
を介してソース領域２４上にソース電極３０、ソース領
域２４とドレイン領域２３に挟まれたｐ型ウェル領域２
６上にゲート電極２５をそれぞれ設けてある。また、上
記ＬＤＭＯＳＦＥＴ２１は、半導体基板２２の裏面に酸
化膜２７により分離された支持基板となるｎ型（又はｐ
型）の半導体基板３１を有している。さらに、半導体基
板２２にはその表面から裏面側の酸化膜２７に至るま
で、絶縁物が満たされた溝から成る分離層２８が形成し
てあり、上記ＬＤＭＯＳＦＥＴ２１を半導体基板２２の
他の部分から電気的に分離してある。
と支持基板とを誘電体膜により分離した所謂誘電分離型
半導体装置があり、このような誘電分離型半導体装置の
一例としては、図４に示すようなＳＯＩ型のＬＤＭＯＳ
ＦＥＴ（横型二重拡散金属酸化膜電界効果トランジス
タ）が知られている。このＬＤＭＯＳＦＥＴ２１は、ｎ
型の半導体基板２２の表面側にチャネル領域を形成する
ためのｐ型のウェル領域２６とｎ型のドレイン領域２３
を形成するとともに、ｐ型ウェル領域２６内にｎ型のソ
ース領域２４を形成し、酸化膜などから成る絶縁膜２９
を介してソース領域２４上にソース電極３０、ソース領
域２４とドレイン領域２３に挟まれたｐ型ウェル領域２
６上にゲート電極２５をそれぞれ設けてある。また、上
記ＬＤＭＯＳＦＥＴ２１は、半導体基板２２の裏面に酸
化膜２７により分離された支持基板となるｎ型（又はｐ
型）の半導体基板３１を有している。さらに、半導体基
板２２にはその表面から裏面側の酸化膜２７に至るま
で、絶縁物が満たされた溝から成る分離層２８が形成し
てあり、上記ＬＤＭＯＳＦＥＴ２１を半導体基板２２の
他の部分から電気的に分離してある。
【０００３】このＬＤＭＯＳＦＥＴ２１はｎチャネルの
ノーマリオフ型であって、以下のようにして動作する。
すなわち、ゲート電極２５に正電圧を印加するとゲート
電極２５の直下に在るｐ型のウエル領域２６の表面近傍
にｎ型の反転層が形成され、ソース領域２４とドレイン
領域２３との間に介在するｎ型の半導体基板２２から成
るチャネル領域を通して電子が移動し、それによってソ
ース領域２４からドレイン領域２３へ電流が流れ、オン
状態へと移行する。一方、オン状態からオフ状態への移
行は、ゲート電極２５に印加した電圧をゼロ以下にする
ことによって、形成されたチャネル領域が閉じることで
達成される。
ノーマリオフ型であって、以下のようにして動作する。
すなわち、ゲート電極２５に正電圧を印加するとゲート
電極２５の直下に在るｐ型のウエル領域２６の表面近傍
にｎ型の反転層が形成され、ソース領域２４とドレイン
領域２３との間に介在するｎ型の半導体基板２２から成
るチャネル領域を通して電子が移動し、それによってソ
ース領域２４からドレイン領域２３へ電流が流れ、オン
状態へと移行する。一方、オン状態からオフ状態への移
行は、ゲート電極２５に印加した電圧をゼロ以下にする
ことによって、形成されたチャネル領域が閉じることで
達成される。
【０００４】このような動作をする従来のＬＤＭＯＳＦ
ＥＴ２１のオフ状態でのドレインーソース間電圧（耐
圧）は、一般に、素子の空乏化による電界を緩和するフ
ィールドプレートといった高耐圧構造と、ｎ型の半導体
基板２２の比抵抗及び厚みで決定される。つまり、オフ
状態では、ソース電極３０に接続されたｐ型ウェル領域
２６と、酸化膜２７の界面との両方から半導体基板２２
中にドレイン電圧に依存して空乏層が伸び、電界がある
一定値になった時点で素子は降伏し、このときのドレイ
ン電圧が耐圧となる。通常は、ｐ型のウェル領域２６か
ら伸びた空乏層による表面電界は、ソース領域２４と同
電位のゲート電極２５によるフィールドプレートにより
緩和されるので、半導体基板２２内の最高電界はドレイ
ン領域２３の直下の酸化膜２７と半導体基板２２との界
面で発生する。その結果、半導体基板２２の比抵抗で決
定される臨界電界値に一致した時点で素子が降伏し、耐
圧が決定される。すなわち、高耐圧構造が半導体基板２
２の比抵抗に対して適切で、かつｐ型ウェル領域２６端
からドレイン領域２３までの距離も適切であれば、素子
の耐圧は、半導体基板２２の厚みと比抵抗でおおよそ決
定されることになり、最も高い耐圧を得るためには、半
導体基板２２の厚みと比抵抗との積は、一定値（１〜
１．２×１０12ｃｍ-2）である必要がある。
ＥＴ２１のオフ状態でのドレインーソース間電圧（耐
圧）は、一般に、素子の空乏化による電界を緩和するフ
ィールドプレートといった高耐圧構造と、ｎ型の半導体
基板２２の比抵抗及び厚みで決定される。つまり、オフ
状態では、ソース電極３０に接続されたｐ型ウェル領域
２６と、酸化膜２７の界面との両方から半導体基板２２
中にドレイン電圧に依存して空乏層が伸び、電界がある
一定値になった時点で素子は降伏し、このときのドレイ
ン電圧が耐圧となる。通常は、ｐ型のウェル領域２６か
ら伸びた空乏層による表面電界は、ソース領域２４と同
電位のゲート電極２５によるフィールドプレートにより
緩和されるので、半導体基板２２内の最高電界はドレイ
ン領域２３の直下の酸化膜２７と半導体基板２２との界
面で発生する。その結果、半導体基板２２の比抵抗で決
定される臨界電界値に一致した時点で素子が降伏し、耐
圧が決定される。すなわち、高耐圧構造が半導体基板２
２の比抵抗に対して適切で、かつｐ型ウェル領域２６端
からドレイン領域２３までの距離も適切であれば、素子
の耐圧は、半導体基板２２の厚みと比抵抗でおおよそ決
定されることになり、最も高い耐圧を得るためには、半
導体基板２２の厚みと比抵抗との積は、一定値（１〜
１．２×１０12ｃｍ-2）である必要がある。
【０００５】また、上記ＬＤＭＯＳＦＥＴ２１のオン状
態でのドレインーソース間の電流の流れは、厚み方向に
対して濃度が均一である時、大きく以下の２通りに分け
られる。すなわち、半導体基板２２の厚みが比較的厚い
場合は、図５に示す様に、オン電流がドレイン領域２３
とチャネル領域間を横方向で、かつ半導体基板２２内に
拡がって流れるため、ドレインーソース間抵抗（オン抵
抗）は、式１で決定される値になる。
態でのドレインーソース間の電流の流れは、厚み方向に
対して濃度が均一である時、大きく以下の２通りに分け
られる。すなわち、半導体基板２２の厚みが比較的厚い
場合は、図５に示す様に、オン電流がドレイン領域２３
とチャネル領域間を横方向で、かつ半導体基板２２内に
拡がって流れるため、ドレインーソース間抵抗（オン抵
抗）は、式１で決定される値になる。
【０００６】 オン抵抗＝Ｌｄ・（ｑ・μｅ・Ｗ・１０12）-1 （１） ここで、Ｌｄ：ドレイン−ソース間距離、μｅ：電子移
動度、Ｗ：半導体装置のチャネル幅、ｑ：電子素量であ
る。また、半導体基板２２の厚みが比較的薄い場合は、
図６に示すようにオン電流がドレイン領域２３とチャネ
ル領域間を横方向かつ半導体基板２２内をおおよそ均一
に流れるため、オン抵抗は下式で決定される値になる。
動度、Ｗ：半導体装置のチャネル幅、ｑ：電子素量であ
る。また、半導体基板２２の厚みが比較的薄い場合は、
図６に示すようにオン電流がドレイン領域２３とチャネ
ル領域間を横方向かつ半導体基板２２内をおおよそ均一
に流れるため、オン抵抗は下式で決定される値になる。
【０００７】 オン抵抗＝〔ｌｎ｛（Ｌｄ−ｒ1 ）／ｒ1 ｝＋ｌｎ｛（Ｌｄ−ｒ2 ）／ｒ 2 ｝〕・Ｔｄ・（１０12・ｑ・μｅ・Ｗ・π）-1 （２） Ｔｄ：半導体基板２２の厚み、ｒ1 ：ドレイン領域２３
における電流の拡がり半径、ｒ2 ：ソース領域における
電流の拡がり半径 ただし、半導体基板２２の不純物濃度は上述の耐圧との
関係から、半導体基板２２の厚みとの積が一定値である
ため、半導体基板２２が薄く、すなわち半導体基板２２
の不純物濃度が高くなる場合は電子移動度が減少し、結
果として、ｐ型ウェル領域２６からドレイン領域２３ま
での距離が一定の場合、オン抵抗は半導体基板２２の厚
みに対して、図７に示すように半導体基板２２の厚みが
５μｍの近傍で極小値を持つＵ字型に変化する。
における電流の拡がり半径、ｒ2 ：ソース領域における
電流の拡がり半径 ただし、半導体基板２２の不純物濃度は上述の耐圧との
関係から、半導体基板２２の厚みとの積が一定値である
ため、半導体基板２２が薄く、すなわち半導体基板２２
の不純物濃度が高くなる場合は電子移動度が減少し、結
果として、ｐ型ウェル領域２６からドレイン領域２３ま
での距離が一定の場合、オン抵抗は半導体基板２２の厚
みに対して、図７に示すように半導体基板２２の厚みが
５μｍの近傍で極小値を持つＵ字型に変化する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来構成では、高耐圧化しようとすれば半導体基板２２の
厚みを増加しなければならず、その結果、オン抵抗が増
加してしまうという問題が発生する。本発明は上記問題
に鑑みて為されたものであり、その目的とするところ
は、高耐圧化にともなって半導体基板の厚みが増加して
もオン抵抗の増加を抑制することが可能な半導体装置を
提供することにある。
来構成では、高耐圧化しようとすれば半導体基板２２の
厚みを増加しなければならず、その結果、オン抵抗が増
加してしまうという問題が発生する。本発明は上記問題
に鑑みて為されたものであり、その目的とするところ
は、高耐圧化にともなって半導体基板の厚みが増加して
もオン抵抗の増加を抑制することが可能な半導体装置を
提供することにある。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、裏面側において支持基板との間に誘電体
膜が形成された第一導電型の半導体基板の表面側に第一
導電型のソース領域及びドレイン領域を形成し、さらに
ソース領域を囲むようにして第二導電型のウェル領域を
形成するとともに、ソース領域とドレイン領域の間に介
在するチャネル領域上の半導体基板表面に絶縁膜を介し
てゲート電極を形成して成る半導体装置において、半導
体基板の表面から略５μｍの深さまでの不純物濃度をそ
れより深い部分の不純物濃度よりも高くして成るもので
あり、高耐圧化に伴って半導体基板の厚みが増加して
も、オン電流は半導体基板表面に近い不純物濃度の高い
層のみを流れるため、オン抵抗の増加を抑制することが
できる。しかも、半導体基板の厚みと不純物濃度との積
を従来と同様の値にしておけば所望の耐圧を得ることが
できる。
成するために、裏面側において支持基板との間に誘電体
膜が形成された第一導電型の半導体基板の表面側に第一
導電型のソース領域及びドレイン領域を形成し、さらに
ソース領域を囲むようにして第二導電型のウェル領域を
形成するとともに、ソース領域とドレイン領域の間に介
在するチャネル領域上の半導体基板表面に絶縁膜を介し
てゲート電極を形成して成る半導体装置において、半導
体基板の表面から略５μｍの深さまでの不純物濃度をそ
れより深い部分の不純物濃度よりも高くして成るもので
あり、高耐圧化に伴って半導体基板の厚みが増加して
も、オン電流は半導体基板表面に近い不純物濃度の高い
層のみを流れるため、オン抵抗の増加を抑制することが
できる。しかも、半導体基板の厚みと不純物濃度との積
を従来と同様の値にしておけば所望の耐圧を得ることが
できる。
【００１０】
【発明の実施の形態】以下、本発明を誘電分離型半導体
装置の一つであるｎチャネルＬＤＭＯＳＦＥＴに適用し
た場合の実施形態について図面を参照して詳細に説明す
る。図１は本実施形態のＬＤＭＯＳＦＥＴ１の側面断面
図を示し、ｎ型の半導体基板２の裏面側に酸化膜４を介
してｐ型半導体の支持基板３が設けてある。半導体基板
２の表面側にはソース領域５（ｎ+ 領域）、ドレイン領
域６（ｎ+ 領域）、さらに、ソース領域５を囲むように
してｐ型のウェル領域７が形成してある。そして、この
ｐ型ウェル領域７上には絶縁膜８を介してゲート電極９
が形成してあって、所謂絶縁ゲート型となっており、こ
のゲート電極９に電圧を印加することでゲート電極９の
直下のｐ型ウェル領域７にｎチャネルが形成されること
になる。また、ソース領域５とｐ型ウェル領域７に跨が
るようにしてソース電極１０を形成するとともに、ドレ
イン領域６上にはドレイン電極１１が形成してある。ソ
ース電極１０及びドレイン電極１１の外側には、表面の
絶縁膜８から内部の酸化膜４に至る溝に絶縁物が満たさ
れて成る分離層１２が形成されており、この分離層１２
によって、ＬＤＭＯＳＦＥＴ１と図示しない隣接する他
の半導体素子とが電気的に分離されている。なお、従来
例と同様高い耐圧を得るため、半導体基板２の厚みと比
抵抗との積が１〜１．２×１０12ｃｍ-2の範囲に収まる
ように設定してある。
装置の一つであるｎチャネルＬＤＭＯＳＦＥＴに適用し
た場合の実施形態について図面を参照して詳細に説明す
る。図１は本実施形態のＬＤＭＯＳＦＥＴ１の側面断面
図を示し、ｎ型の半導体基板２の裏面側に酸化膜４を介
してｐ型半導体の支持基板３が設けてある。半導体基板
２の表面側にはソース領域５（ｎ+ 領域）、ドレイン領
域６（ｎ+ 領域）、さらに、ソース領域５を囲むように
してｐ型のウェル領域７が形成してある。そして、この
ｐ型ウェル領域７上には絶縁膜８を介してゲート電極９
が形成してあって、所謂絶縁ゲート型となっており、こ
のゲート電極９に電圧を印加することでゲート電極９の
直下のｐ型ウェル領域７にｎチャネルが形成されること
になる。また、ソース領域５とｐ型ウェル領域７に跨が
るようにしてソース電極１０を形成するとともに、ドレ
イン領域６上にはドレイン電極１１が形成してある。ソ
ース電極１０及びドレイン電極１１の外側には、表面の
絶縁膜８から内部の酸化膜４に至る溝に絶縁物が満たさ
れて成る分離層１２が形成されており、この分離層１２
によって、ＬＤＭＯＳＦＥＴ１と図示しない隣接する他
の半導体素子とが電気的に分離されている。なお、従来
例と同様高い耐圧を得るため、半導体基板２の厚みと比
抵抗との積が１〜１．２×１０12ｃｍ-2の範囲に収まる
ように設定してある。
【００１１】図２は、ＬＤＭＯＳＦＥＴ１のドレイン領
域６とチャネルが形成されるｐ型ウェル領域７との間に
おける半導体基板２の深さ方向（図１におけるＡ−Ａ’
線）の不純物濃度を示したものである。図中点線は従来
例の濃度分布を示しており、半導体基板２２の深さ方向
の不純物濃度はほぼ一様である。ここで、本発明におい
ては、図２に示すように絶縁膜８が形成されている半導
体基板２の表面から深さ方向に約５μｍ程度までの半導
体基板２の不純物濃度を、それより深い部分の不純物濃
度よりも高くしている。このように半導体基板２の深さ
方向の不純物濃度を一部高くするには、例えば、不純物
拡散やイオン注入などの方法を用いればよい。
域６とチャネルが形成されるｐ型ウェル領域７との間に
おける半導体基板２の深さ方向（図１におけるＡ−Ａ’
線）の不純物濃度を示したものである。図中点線は従来
例の濃度分布を示しており、半導体基板２２の深さ方向
の不純物濃度はほぼ一様である。ここで、本発明におい
ては、図２に示すように絶縁膜８が形成されている半導
体基板２の表面から深さ方向に約５μｍ程度までの半導
体基板２の不純物濃度を、それより深い部分の不純物濃
度よりも高くしている。このように半導体基板２の深さ
方向の不純物濃度を一部高くするには、例えば、不純物
拡散やイオン注入などの方法を用いればよい。
【００１２】次に、本発明のＬＤＭＯＳＦＥＴｌの動作
について説明する。ソース電極１０は通常グランドに落
とされており、このソース電極１０に対して正の電圧を
ゲート電極９に印加すれば、ゲート電極９の直下に在る
ｐ型ウェル領域７の表面層にｎチャネルが形成される。
そして、このｎチャネルを通してドレイン領域６からソ
ース領域５に電流が流れ、ＬＤＭＯＳＦＥＴｌがオン状
態に移行する。
について説明する。ソース電極１０は通常グランドに落
とされており、このソース電極１０に対して正の電圧を
ゲート電極９に印加すれば、ゲート電極９の直下に在る
ｐ型ウェル領域７の表面層にｎチャネルが形成される。
そして、このｎチャネルを通してドレイン領域６からソ
ース領域５に電流が流れ、ＬＤＭＯＳＦＥＴｌがオン状
態に移行する。
【００１３】オン状態では、ドレイン領域６と上記ｎチ
ャネルが形成されたｐ型ウェル領域７との間を横方向に
オン電流が流れる。ここで、本発明では、ドレイン領域
６とｐ型ウェル領域７との間の半導体基板２の不純物濃
度を表面から５μｍ程度まで高濃度にしているから、上
記オン電流は不純物濃度が高い表面の高濃度領域のみを
ほぼ均一に流れることになる。したがって、式２から求
められるオン抵抗の値は、半導体基板２の厚みに依ら
ず、上記高濃度領域の厚み（５μｍ程度）によってのみ
決まることになる。つまり、図３に示すように、本発明
によれば半導体基板２の厚みが５μｍ程度よりも大きく
なった場合には、その厚みに依らずにオン抵抗値をほぼ
一定にすることができ、図中点線で示した従来例に対し
て、高耐圧化に伴って半導体基板２の厚みを増大させた
ときのオン抵抗の増加を抑制することができるのであ
る。
ャネルが形成されたｐ型ウェル領域７との間を横方向に
オン電流が流れる。ここで、本発明では、ドレイン領域
６とｐ型ウェル領域７との間の半導体基板２の不純物濃
度を表面から５μｍ程度まで高濃度にしているから、上
記オン電流は不純物濃度が高い表面の高濃度領域のみを
ほぼ均一に流れることになる。したがって、式２から求
められるオン抵抗の値は、半導体基板２の厚みに依ら
ず、上記高濃度領域の厚み（５μｍ程度）によってのみ
決まることになる。つまり、図３に示すように、本発明
によれば半導体基板２の厚みが５μｍ程度よりも大きく
なった場合には、その厚みに依らずにオン抵抗値をほぼ
一定にすることができ、図中点線で示した従来例に対し
て、高耐圧化に伴って半導体基板２の厚みを増大させた
ときのオン抵抗の増加を抑制することができるのであ
る。
【００１４】また、オン状態からオフ状態への移行は、
ゲート電極９に印可していた電圧をゼロあるいはゼロ電
圧以下にしてｎチャネルを閉じることで行われる。オフ
状態では、半導体基板２とｐ型ウェル領域７とはドレイ
ン電極１１の印可電圧に対して逆バイアスされるので、
ｐ型ウェル領域７からと、半導体基板２の酸化膜４との
界面からとの両方からドレイン電圧に依存した空乏層が
半導体基板２中に延伸する。この時、上記高濃度領域に
おいてはｐ型ウェル領域７から延伸した空乏層による表
面電界の電界密度が従来例に比べて高くなるが、ゲート
電極９を延設することで一部をフィールドプレートと
し、その形状を最適化することで高濃度領域の電界集中
を容易に緩和することができる。また、本実施形態では
半導体基板２の厚みと比抵抗との積を従来と同様（１〜
１．２×１０12ｃｍ-2）にしているので、半導体基板２
内の最高電界は、従来と同様にドレイン領域６の直下に
おける酸化膜４と半導体基板２との界面付近で発生する
ことになり、結局、従来と同様に半導体基板２の厚みに
ておおよそ決定される最高耐圧を得ることができる。
ゲート電極９に印可していた電圧をゼロあるいはゼロ電
圧以下にしてｎチャネルを閉じることで行われる。オフ
状態では、半導体基板２とｐ型ウェル領域７とはドレイ
ン電極１１の印可電圧に対して逆バイアスされるので、
ｐ型ウェル領域７からと、半導体基板２の酸化膜４との
界面からとの両方からドレイン電圧に依存した空乏層が
半導体基板２中に延伸する。この時、上記高濃度領域に
おいてはｐ型ウェル領域７から延伸した空乏層による表
面電界の電界密度が従来例に比べて高くなるが、ゲート
電極９を延設することで一部をフィールドプレートと
し、その形状を最適化することで高濃度領域の電界集中
を容易に緩和することができる。また、本実施形態では
半導体基板２の厚みと比抵抗との積を従来と同様（１〜
１．２×１０12ｃｍ-2）にしているので、半導体基板２
内の最高電界は、従来と同様にドレイン領域６の直下に
おける酸化膜４と半導体基板２との界面付近で発生する
ことになり、結局、従来と同様に半導体基板２の厚みに
ておおよそ決定される最高耐圧を得ることができる。
【００１５】
【発明の効果】本発明は、裏面側において支持基板との
間に誘電体膜が形成された第一導電型の半導体基板の表
面側に第一導電型のソース領域及びドレイン領域を形成
し、さらにソース領域を囲むようにして第二導電型のウ
ェル領域を形成するとともに、ソース領域とドレイン領
域の間に介在するチャネル領域上の半導体基板表面に絶
縁膜を介してゲート電極を形成して成る半導体装置にお
いて、半導体基板の表面から略５μｍの深さまでの不純
物濃度をそれより深い部分の不純物濃度よりも高くして
成るから、高耐圧化に伴って半導体基板の厚みが増加し
ても、オン電流は半導体基板表面に近い不純物濃度の高
い層のみを流れるため、オン抵抗の増加を抑制すること
ができ、しかも、半導体基板の厚みと不純物濃度との積
を従来と同様の値にしておけば所望の耐圧を得ることが
できるという効果がある。
間に誘電体膜が形成された第一導電型の半導体基板の表
面側に第一導電型のソース領域及びドレイン領域を形成
し、さらにソース領域を囲むようにして第二導電型のウ
ェル領域を形成するとともに、ソース領域とドレイン領
域の間に介在するチャネル領域上の半導体基板表面に絶
縁膜を介してゲート電極を形成して成る半導体装置にお
いて、半導体基板の表面から略５μｍの深さまでの不純
物濃度をそれより深い部分の不純物濃度よりも高くして
成るから、高耐圧化に伴って半導体基板の厚みが増加し
ても、オン電流は半導体基板表面に近い不純物濃度の高
い層のみを流れるため、オン抵抗の増加を抑制すること
ができ、しかも、半導体基板の厚みと不純物濃度との積
を従来と同様の値にしておけば所望の耐圧を得ることが
できるという効果がある。
【図１】本発明の実施形態を示す側面断面図である。
【図２】同上を説明するための説明図である。
【図３】同上における半導体基板の厚みとオン抵抗との
関係を説明するための説明図である。
関係を説明するための説明図である。
【図４】従来例を示す側面断面図である。
【図５】同上の動作を説明するための説明図である。
【図６】同上の動作を説明するための説明図である。
【図７】同上における半導体基板の厚みとオン抵抗との
関係を説明するための説明図である。
関係を説明するための説明図である。
１ ＬＤＭＯＳＦＥＴ ２ 半導体基板 ３ 支持基板 ４ 酸化膜 ５ ソース領域 ６ ドレイン領域 ７ ｐ型ウェル領域 ８ 絶縁膜 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平７−131032（ＪＰ，Ａ) 特開 平８−181321（ＪＰ，Ａ) 特開 平７−183522（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 裏面側において支持基板との間に誘電体
膜が形成された第一導電型の半導体基板の表面側に第一
導電型のソース領域及びドレイン領域を形成し、さらに
ソース領域を囲むようにして第二導電型のウェル領域を
形成するとともに、ソース領域とドレイン領域の間に介
在するチャネル領域上の半導体基板表面に絶縁膜を介し
てゲート電極を形成して成る半導体装置において、半導
体基板の表面から略５μｍの深さまでの不純物濃度をそ
れより深い部分の不純物濃度よりも高くして成ることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07219123A JP3140949B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07219123A JP3140949B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964371A JPH0964371A (ja) | 1997-03-07 |
| JP3140949B2 true JP3140949B2 (ja) | 2001-03-05 |
Family
ID=16730607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07219123A Expired - Fee Related JP3140949B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140949B2 (ja) |
-
1995
- 1995-08-28 JP JP07219123A patent/JP3140949B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0964371A (ja) | 1997-03-07 |
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