JP3141607B2 - 半導体入力保護素子 - Google Patents
半導体入力保護素子Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体入力保護素子に関
し、特に相補型ＭＯＳ半導体装置の入力保護素子の構造
に関する。
し、特に相補型ＭＯＳ半導体装置の入力保護素子の構造
に関する。
【０００２】
【従来の技術】従来、この種の相補型ＭＯＳ半導体装置
の入力保護素子の構造はたとえば図４（ａ），（ｂ）に
示すようになっていた。すなわちＰ型シリコン基板１の
表面部に選択的に形成されたＮ型ウェル１４を有し、こ
のＮ型ウェル１４内に入力端子１１に接続されたＮ型拡
散層１６とＰ型拡散層１７を有し、Ｐ型シリコン基板１
の表面部でかつＮ型ウェル１４が形成されていない部分
にＰ型拡散層１７と対向するＮ型拡散層１５を有し、こ
のＮ型拡散層１５はコンタクト孔Ｃ１を有する絶縁膜８
を選択的に被覆するアルミニウム系合金膜配線９により
接地端子に接続されていた。また、Ｎ型拡散層１６、Ｐ
型拡散層１７はアルミニウム系合金膜配線１０により入
力端子１１に接続されている。入力端子１１に正極の過
大電圧が加わると、Ｐ型拡散層１７、Ｎ型ウェル１４、
Ｐ型シリコン基板１及びＮ型拡散層１５からなるＰＮＰ
Ｎ構造のサイリスタがオン状態すなわち低インピーダン
ス状態となり、内部回路特にＭＯＳトランジスタのゲー
ト酸化膜に高い電圧が加わるのを防いでいた。
の入力保護素子の構造はたとえば図４（ａ），（ｂ）に
示すようになっていた。すなわちＰ型シリコン基板１の
表面部に選択的に形成されたＮ型ウェル１４を有し、こ
のＮ型ウェル１４内に入力端子１１に接続されたＮ型拡
散層１６とＰ型拡散層１７を有し、Ｐ型シリコン基板１
の表面部でかつＮ型ウェル１４が形成されていない部分
にＰ型拡散層１７と対向するＮ型拡散層１５を有し、こ
のＮ型拡散層１５はコンタクト孔Ｃ１を有する絶縁膜８
を選択的に被覆するアルミニウム系合金膜配線９により
接地端子に接続されていた。また、Ｎ型拡散層１６、Ｐ
型拡散層１７はアルミニウム系合金膜配線１０により入
力端子１１に接続されている。入力端子１１に正極の過
大電圧が加わると、Ｐ型拡散層１７、Ｎ型ウェル１４、
Ｐ型シリコン基板１及びＮ型拡散層１５からなるＰＮＰ
Ｎ構造のサイリスタがオン状態すなわち低インピーダン
ス状態となり、内部回路特にＭＯＳトランジスタのゲー
ト酸化膜に高い電圧が加わるのを防いでいた。
【０００３】Ｎ型拡散層１６は、過大電圧が入力端子に
加わった際Ｎ型ウェル１４の電位もともに引き上げ、通
常の立上りが遅いパルスにたいしては寄生サイリスタが
オン状態にはいりにくくするためのものである。
加わった際Ｎ型ウェル１４の電位もともに引き上げ、通
常の立上りが遅いパルスにたいしては寄生サイリスタが
オン状態にはいりにくくするためのものである。
【０００４】
【発明が解決しようとする課題】この従来の入力保護素
子は、入力端子に正極の過大電圧がかかった場合はＰＮ
ＰＮ構造のサイリスタがオン状態となり内部回路を保護
するが、入力端子に負極の過大電圧がかかった場合は、
原理的にこのサイリスタがオン状態に入ることはないた
め、内部回路に負の高い電圧が加わり内部回路を保護で
きないという問題がある。
子は、入力端子に正極の過大電圧がかかった場合はＰＮ
ＰＮ構造のサイリスタがオン状態となり内部回路を保護
するが、入力端子に負極の過大電圧がかかった場合は、
原理的にこのサイリスタがオン状態に入ることはないた
め、内部回路に負の高い電圧が加わり内部回路を保護で
きないという問題がある。
【０００５】
【課題を解決するための手段】本発明の半導体入力保護
素子は、半導体基板の表面部の第１導電型領域に選択的
に形成された第２導電型ウェルおよび前記第２導電型ウ
ェルにこれより浅く形成された第１導電型ウェルを有
し、前記第２導電型ウェルのうち前記第１導電型ウェル
の形成されていない表面部に形成された第１の第１導電
型拡散層と、前記第１導電型領域に前記第２導電型ウェ
ルの前記第１の第１導電型拡散層が形成されていない側
に対向して形成された第１の第２導電型拡散層と、前記
第１導電型ウェルの表面部に所定距離はなれてそれぞれ
形成された第２の第１導電型拡散層および第２の第２導
電型拡散層と、前記第１の第１導電型拡散層および第１
の第２導電型拡散層をそれぞれ固定電位供給端子へ接続
する第１の配線手段と、前記第２の第１導電型拡散層お
よび第２の第２導電型拡散層をそれぞれ入力端子および
内部回路へ接続する第２の配線手段とを有するというも
のである。
素子は、半導体基板の表面部の第１導電型領域に選択的
に形成された第２導電型ウェルおよび前記第２導電型ウ
ェルにこれより浅く形成された第１導電型ウェルを有
し、前記第２導電型ウェルのうち前記第１導電型ウェル
の形成されていない表面部に形成された第１の第１導電
型拡散層と、前記第１導電型領域に前記第２導電型ウェ
ルの前記第１の第１導電型拡散層が形成されていない側
に対向して形成された第１の第２導電型拡散層と、前記
第１導電型ウェルの表面部に所定距離はなれてそれぞれ
形成された第２の第１導電型拡散層および第２の第２導
電型拡散層と、前記第１の第１導電型拡散層および第１
の第２導電型拡散層をそれぞれ固定電位供給端子へ接続
する第１の配線手段と、前記第２の第１導電型拡散層お
よび第２の第２導電型拡散層をそれぞれ入力端子および
内部回路へ接続する第２の配線手段とを有するというも
のである。
【０００６】
【実施例】図１（ａ）は本発明の第１の実施例を示す半
導体チップの平面図、図１（ｂ）は図１（ａ）のＡ−Ａ
線断面図である。
導体チップの平面図、図１（ｂ）は図１（ａ）のＡ−Ａ
線断面図である。
【０００７】この実施例は、Ｐ型シリコン基板１０１
（不純物濃度約１×１０16ｃｍ-3）の表面部に選択的に
形成されたＮ型ウェル１０２（深さ約５μｍ、不純物濃
度約１×１０16ｃｍ-3）およびＮ型ウェル１０２にこれ
より浅く形成されたＰ型ウェル１０３（深さ約３μｍ、
不純物濃度約５×１０16ｃｍ-3）を有し、Ｎ型ウェル１
０２のうちＰ型ウェル１０３の形成されていない表面部
に形成された第１のＰ型拡散層１０６（深さ約０．４μ
ｍ、不純物濃度約１×１０20ｃｍ-3）と、Ｐ型シリコン
基板１０１の表面部にＮ型ウェル１０２の第１のＰ型拡
散層１０６が形成されていない側に対向して形成された
第１のＮ型拡散層１０７（深さ約０．３μｍ、不純物濃
度約１×１０20ｃｍ-3）と、Ｐ型ウェル１０３の表面部
に所定距離はなれてそれぞれ形成された第２のＰ型拡散
層１０４（深さ約０．４μｍ、不純物濃度約１×１０20
ｃｍ-3）および第２のＮ型拡散層１０５（深さ約０．３
μｍ、不純物濃度約１×１０20ｃｍ-3）と、Ｐ型拡散層
１０６および第１のＮ型拡散層１０９をそれぞれ接地電
位供給端子へ接続する第１の配線手段（アルミニウム系
合金膜配線１０９）と、第２のＰ型拡散層１０４および
第２のＮ型拡散層１０５をそれぞれ入力端子１１１およ
び図示しない内部回路へ接続する第２の配線手段（アル
ミニウム系合金膜配線１１０）とを有するというもので
ある。なお、第２のＰ型拡散層１０４と第２のＮ型拡散
層１０５との間隔ｄ１は３μｍ、第１のＮ型拡散層１０
７と第２のＰ型拡散層１０４との間隔ｄ２は８μｍ、第
２のＮ型拡散層１０５と第１のＰ型拡散層１０６との間
隔ｄ３は８μｍとした。
（不純物濃度約１×１０16ｃｍ-3）の表面部に選択的に
形成されたＮ型ウェル１０２（深さ約５μｍ、不純物濃
度約１×１０16ｃｍ-3）およびＮ型ウェル１０２にこれ
より浅く形成されたＰ型ウェル１０３（深さ約３μｍ、
不純物濃度約５×１０16ｃｍ-3）を有し、Ｎ型ウェル１
０２のうちＰ型ウェル１０３の形成されていない表面部
に形成された第１のＰ型拡散層１０６（深さ約０．４μ
ｍ、不純物濃度約１×１０20ｃｍ-3）と、Ｐ型シリコン
基板１０１の表面部にＮ型ウェル１０２の第１のＰ型拡
散層１０６が形成されていない側に対向して形成された
第１のＮ型拡散層１０７（深さ約０．３μｍ、不純物濃
度約１×１０20ｃｍ-3）と、Ｐ型ウェル１０３の表面部
に所定距離はなれてそれぞれ形成された第２のＰ型拡散
層１０４（深さ約０．４μｍ、不純物濃度約１×１０20
ｃｍ-3）および第２のＮ型拡散層１０５（深さ約０．３
μｍ、不純物濃度約１×１０20ｃｍ-3）と、Ｐ型拡散層
１０６および第１のＮ型拡散層１０９をそれぞれ接地電
位供給端子へ接続する第１の配線手段（アルミニウム系
合金膜配線１０９）と、第２のＰ型拡散層１０４および
第２のＮ型拡散層１０５をそれぞれ入力端子１１１およ
び図示しない内部回路へ接続する第２の配線手段（アル
ミニウム系合金膜配線１１０）とを有するというもので
ある。なお、第２のＰ型拡散層１０４と第２のＮ型拡散
層１０５との間隔ｄ１は３μｍ、第１のＮ型拡散層１０
７と第２のＰ型拡散層１０４との間隔ｄ２は８μｍ、第
２のＮ型拡散層１０５と第１のＰ型拡散層１０６との間
隔ｄ３は８μｍとした。
【０００８】周辺回路をＣＭＯＳで構成したＤＲＡＭの
場合、メモリセルアレーはＮ型ウェル１０２と同一工程
で形成する深いＮ型ウェル内にＰ型ウェル１０３と同様
のＰ型ウェルを形成し、そこにｎＭＯＳトランジスタ等
を形成する。周辺回路はＮ型ウェル１０２、Ｐ型ウェル
１０３とは別の工程で形成されるＮ型ウェルとＰ型ウェ
ルとにそれぞれｐＭＯＳトランジスタｎＭＯＳトランジ
スタを形成する。第１のＮ型拡散層１０７および第２の
Ｎ型拡散層１０５は、周辺回路のｎＭＯＳトランジスタ
のソース・ドレイン領域の高濃度のＮ型拡散層と同一工
程で形成し、同様に第１のＰ型拡散層１０６および第２
のＰ型拡散層１０４はｐＭＯＳトランジスタのソース・
ドレイン領域の高濃度のＰ型拡散層と同一工程で形成す
ることができる。従って、本実施例は深いウェル方式の
ＤＲＡＭの入力保護素子として格別のウェル形成工程お
よび拡散層形成工程を必要としないで実現可能である。
場合、メモリセルアレーはＮ型ウェル１０２と同一工程
で形成する深いＮ型ウェル内にＰ型ウェル１０３と同様
のＰ型ウェルを形成し、そこにｎＭＯＳトランジスタ等
を形成する。周辺回路はＮ型ウェル１０２、Ｐ型ウェル
１０３とは別の工程で形成されるＮ型ウェルとＰ型ウェ
ルとにそれぞれｐＭＯＳトランジスタｎＭＯＳトランジ
スタを形成する。第１のＮ型拡散層１０７および第２の
Ｎ型拡散層１０５は、周辺回路のｎＭＯＳトランジスタ
のソース・ドレイン領域の高濃度のＮ型拡散層と同一工
程で形成し、同様に第１のＰ型拡散層１０６および第２
のＰ型拡散層１０４はｐＭＯＳトランジスタのソース・
ドレイン領域の高濃度のＰ型拡散層と同一工程で形成す
ることができる。従って、本実施例は深いウェル方式の
ＤＲＡＭの入力保護素子として格別のウェル形成工程お
よび拡散層形成工程を必要としないで実現可能である。
【０００９】入力端子１１１に接地端子に対して正極の
過大電圧がかかった場合は、Ｐ型ウェル１０３、Ｎ型ウ
ェル１０２、Ｐ型シリコン基板１０１および第１のＮ型
拡散層１０７で形成されるＰＮＰＮ構造のサイリスタが
オン状態となり、接地端子へ抜ける。また、入力端子１
１１に接地端子に対して負極の過大電圧がかかった場
合、第２のＮ型拡散層１０５、Ｐ型ウェル１０３、Ｎ型
ウェル１０２および第１のＰ型拡散層１０６で形成され
るＮＰＮＰ構造のサイリスタがオン状態となり内部回路
に高い電圧がかかるのを防ぐ。
過大電圧がかかった場合は、Ｐ型ウェル１０３、Ｎ型ウ
ェル１０２、Ｐ型シリコン基板１０１および第１のＮ型
拡散層１０７で形成されるＰＮＰＮ構造のサイリスタが
オン状態となり、接地端子へ抜ける。また、入力端子１
１１に接地端子に対して負極の過大電圧がかかった場
合、第２のＮ型拡散層１０５、Ｐ型ウェル１０３、Ｎ型
ウェル１０２および第１のＰ型拡散層１０６で形成され
るＮＰＮＰ構造のサイリスタがオン状態となり内部回路
に高い電圧がかかるのを防ぐ。
【００１０】前述のＰＮＰＮ構造のサイリスタのオン状
態電圧Ｖｈ１およびオン状態を維持するのに必要な電流
Ｉｈ１はこの実施例ではそれぞれ約５ボルト，約１ｍＡ
である。またＮＰＮＰ構造のサイリスタのオン状態電圧
Ｖｈ２およびオン状態を維持するのに必要な電流Ｉｈ２
は、この実施例では約３ボルト，約１ｍＡである。
態電圧Ｖｈ１およびオン状態を維持するのに必要な電流
Ｉｈ１はこの実施例ではそれぞれ約５ボルト，約１ｍＡ
である。またＮＰＮＰ構造のサイリスタのオン状態電圧
Ｖｈ２およびオン状態を維持するのに必要な電流Ｉｈ２
は、この実施例では約３ボルト，約１ｍＡである。
【００１１】Ｖｈ１，Ｉｈ１，Ｖｈ２，Ｉｈ２の値はサ
イリスタを構成する部分の濃度と寸法に依存する。すな
わち、これらは、第１のＮ型拡散層１０７とＰ型ウェル
１０３との間の距離ｄ２および第１のＰ型拡散層１０６
と第２のＮ型拡散層１０５との間の距離ｄ３によって調
節できる。正極の過大電圧の場合はｄ２を増加させるこ
とによってＶｈ１，Ｉｈ１を高くでき、負極の過大電圧
の場合はｄ３を増加させることによって、Ｖｈ２，Ｉｈ
２を高くすることができる。また、寄生サイリスタがオ
ン状態に入るためのトリガー電圧（Ｖｔ）及びトリガー
電流（Ｉｔ）に関して述べると、負極の過大電圧が加わ
った場合でそのパルスが立上りの遅い通常のノイズの様
なものである場合、第２のＮ型拡散層１０５とＰ型ウェ
ル１０３の間の電位差がつきにくいため寄生サイリスタ
がオンしにくく、このときのＶｔ、Ｉｔは、静電気放電
パルスの様な立上りの速いものである場合のトリガー電
圧及びトリガー電流に比べ高いような構造にもともとな
っているが、さらにトリガー電圧を高くするためにはｄ
１を縮め、ｄ３の距離を広げればよい。正極の過大電圧
が加わった場合のＶｔ、Ｉｔはｄ１を縮めｄ２を増加さ
せることによって上げることが出来る。
イリスタを構成する部分の濃度と寸法に依存する。すな
わち、これらは、第１のＮ型拡散層１０７とＰ型ウェル
１０３との間の距離ｄ２および第１のＰ型拡散層１０６
と第２のＮ型拡散層１０５との間の距離ｄ３によって調
節できる。正極の過大電圧の場合はｄ２を増加させるこ
とによってＶｈ１，Ｉｈ１を高くでき、負極の過大電圧
の場合はｄ３を増加させることによって、Ｖｈ２，Ｉｈ
２を高くすることができる。また、寄生サイリスタがオ
ン状態に入るためのトリガー電圧（Ｖｔ）及びトリガー
電流（Ｉｔ）に関して述べると、負極の過大電圧が加わ
った場合でそのパルスが立上りの遅い通常のノイズの様
なものである場合、第２のＮ型拡散層１０５とＰ型ウェ
ル１０３の間の電位差がつきにくいため寄生サイリスタ
がオンしにくく、このときのＶｔ、Ｉｔは、静電気放電
パルスの様な立上りの速いものである場合のトリガー電
圧及びトリガー電流に比べ高いような構造にもともとな
っているが、さらにトリガー電圧を高くするためにはｄ
１を縮め、ｄ３の距離を広げればよい。正極の過大電圧
が加わった場合のＶｔ、Ｉｔはｄ１を縮めｄ２を増加さ
せることによって上げることが出来る。
【００１２】図２は本発明の第２の実施例を示す平面図
である。
である。
【００１３】この実施例は、Ｐ型ウェル２０３のうち、
Ｐ型ウェル２０３と対向して設けられた第１のＰ型拡散
層２０６のない側に、第３のＮ型拡散層２１２−１，２
１２−２を設けてアルミニウム系合金膜配線２１０に接
続したものである。
Ｐ型ウェル２０３と対向して設けられた第１のＰ型拡散
層２０６のない側に、第３のＮ型拡散層２１２−１，２
１２−２を設けてアルミニウム系合金膜配線２１０に接
続したものである。
【００１４】第２のＮ型拡散層２０５とＰ型ウェル２０
３との間に電位差がつきにくいので、立上りが遅い通常
のノイズの様なパルスに対してのＶｔのみを高くするこ
とができる。
３との間に電位差がつきにくいので、立上りが遅い通常
のノイズの様なパルスに対してのＶｔのみを高くするこ
とができる。
【００１５】図３は本発明の第３の実施例を示す平面図
である。
である。
【００１６】本実施例は第１のＮ型拡散層３０７および
第１のＰ型拡散層３０６のそれぞれの隣りにＮ型拡散層
３０７ａおよびＰ型拡散層３０６ａを設けて電源配線の
アルミニウム系合金膜配線３１３に接続したものであ
り、電源配線（３１３）に対して入力端子に過大電圧が
かかったばあいにも、内部回路を保護することができ
る。
第１のＰ型拡散層３０６のそれぞれの隣りにＮ型拡散層
３０７ａおよびＰ型拡散層３０６ａを設けて電源配線の
アルミニウム系合金膜配線３１３に接続したものであ
り、電源配線（３１３）に対して入力端子に過大電圧が
かかったばあいにも、内部回路を保護することができ
る。
【００１７】
【発明の効果】以上説明した様に本発明は、入力保護素
子の構造を、ＰＮＰＮ構造のサイリスタ及びＮＰＮＰ構
造のサイリスタが並列接続されたいわゆるＤＩＡＣ素子
と同じものにすることにより、正極、負極両方の過大入
力に対しＯＮ状態すなわち低インピーダンスとすること
で内部回路に高い電圧がかかるのを防ぐ効果がある。ま
た、入力保護素子の重要なパラメータであるオン状態に
入るためのトリガー電圧（Ｖｔ）、及びトリガー電流
（Ｉｔ）、又、オン状態電圧（Ｖｈ）、及びオン状態を
維持するのに必要な電流（Ｉｈ）は製造工程を変えるこ
となく、パターンの横方向の距離を変化させることによ
り、制御可能である。つまり、本発明の入力保護素子の
効果は、正負どちらの静電パルスに対しても効率良く放
電させ、自身の電流耐量は高く、保護素子の特性はその
形成時のマスクパターンによってコントロール可能であ
り、さらに特別な製造工程を必要とせず、保護されるべ
き内部回路を形成する製造工程によって本素子を同時に
作りこむことが可能である点にある。また、本発明の入
力保護素子を形成するプロセスは、何ら特別なプロセス
を必要とせず、１６Ｍ以上のＤＲＡＭ等のディープウェ
ルを使用するＣＭＯＳプロセスによっても形成できるた
め、極めて広範囲な適用が可能である。
子の構造を、ＰＮＰＮ構造のサイリスタ及びＮＰＮＰ構
造のサイリスタが並列接続されたいわゆるＤＩＡＣ素子
と同じものにすることにより、正極、負極両方の過大入
力に対しＯＮ状態すなわち低インピーダンスとすること
で内部回路に高い電圧がかかるのを防ぐ効果がある。ま
た、入力保護素子の重要なパラメータであるオン状態に
入るためのトリガー電圧（Ｖｔ）、及びトリガー電流
（Ｉｔ）、又、オン状態電圧（Ｖｈ）、及びオン状態を
維持するのに必要な電流（Ｉｈ）は製造工程を変えるこ
となく、パターンの横方向の距離を変化させることによ
り、制御可能である。つまり、本発明の入力保護素子の
効果は、正負どちらの静電パルスに対しても効率良く放
電させ、自身の電流耐量は高く、保護素子の特性はその
形成時のマスクパターンによってコントロール可能であ
り、さらに特別な製造工程を必要とせず、保護されるべ
き内部回路を形成する製造工程によって本素子を同時に
作りこむことが可能である点にある。また、本発明の入
力保護素子を形成するプロセスは、何ら特別なプロセス
を必要とせず、１６Ｍ以上のＤＲＡＭ等のディープウェ
ルを使用するＣＭＯＳプロセスによっても形成できるた
め、極めて広範囲な適用が可能である。
【図１】本発明の第１の実施例を示す半導体チップの平
面図（図１（ａ））および断面図（図１（ｂ））であ
る。
面図（図１（ａ））および断面図（図１（ｂ））であ
る。
【図２】本発明の第２の実施例を示す平面図である。
【図３】本発明の第３の実施例を示す平面図である。
【図４】従来例を示す半導体チップの平面図（図４
（ａ））および断面図（図４（ｂ））である。
（ａ））および断面図（図４（ｂ））である。
１，１０１ Ｐ型シリコン基板 １０２，２０２，３０２ Ｎ型ウェル １０３，２０３，３０３ Ｐ型ウェル １０４，２０４，３０４ 第２のＰ型拡散層 １０５，２０５，３０５ 第２のＮ型拡散層 １０６，２０６，３０６，３０６ａ 第１のＰ型拡散
層 １０７，２０７，３０７，３０７ａ 第１のＮ型拡散
層 ８，１０８ 絶縁膜 ９，１０９，２０９，３０９ アルミニウム系合金膜
配線（接地配線） １０，１１０，２１０，３１０ アルミニウム系合金
膜配線（入力信号線） １１，１１１ 入力端子 ２１２−１，２１２−２ 第３のＮ型拡散層 ３１３ アルミニウム系合金膜配線（電源配線）
層 １０７，２０７，３０７，３０７ａ 第１のＮ型拡散
層 ８，１０８ 絶縁膜 ９，１０９，２０９，３０９ アルミニウム系合金膜
配線（接地配線） １０，１１０，２１０，３１０ アルミニウム系合金
膜配線（入力信号線） １１，１１１ 入力端子 ２１２−１，２１２−２ 第３のＮ型拡散層 ３１３ アルミニウム系合金膜配線（電源配線）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/092 H01L 29/78
Claims (2)
- 【請求項１】 半導体基板の表面部の第１導電型領域に
選択的に形成された第２導電型ウェルおよび前記第２導
電型ウェルにこれより浅く形成された第１導電型ウェル
を有し、前記第２導電型ウェルのうち前記第１導電型ウ
ェルの形成されていない表面部に形成された第１の第１
導電型拡散層と、前記第１導電型領域に前記第２導電型
ウェルの前記第１の第１導電型拡散層が形成されていな
い側に対向して形成された第１の第２導電型拡散層と、
前記第１導電型ウェルの表面部に所定距離はなれてそれ
ぞれ形成された第２の第１導電型拡散層および第２の第
２導電型拡散層と、前記第１の第１導電型拡散層および
第１の第２導電型拡散層をそれぞれ固定電位供給端子へ
接続する第１の配線手段と、前記第２の第１導電型拡散
層および第２の第２導電型拡散層をそれぞれ入力端子お
よび内部回路へ接続する第２の配線手段とを有すること
を特徴とする半導体入力保護素子。 - 【請求項２】 第１導電型はＰ型であり、固定電位は接
地電位である請求項１記載の半導体入力保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05046190A JP3141607B2 (ja) | 1993-03-08 | 1993-03-08 | 半導体入力保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05046190A JP3141607B2 (ja) | 1993-03-08 | 1993-03-08 | 半導体入力保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260606A JPH06260606A (ja) | 1994-09-16 |
| JP3141607B2 true JP3141607B2 (ja) | 2001-03-05 |
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ID=12740137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05046190A Expired - Fee Related JP3141607B2 (ja) | 1993-03-08 | 1993-03-08 | 半導体入力保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141607B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
-
1993
- 1993-03-08 JP JP05046190A patent/JP3141607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06260606A (ja) | 1994-09-16 |
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