JPH0334454A - 相補性ｍｏｓ技術でのラツチアツプ感度減少のための回路 - Google Patents
相補性ｍｏｓ技術でのラツチアツプ感度減少のための回路Info
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- JPH0334454A JPH0334454A JP2161170A JP16117090A JPH0334454A JP H0334454 A JPH0334454 A JP H0334454A JP 2161170 A JP2161170 A JP 2161170A JP 16117090 A JP16117090 A JP 16117090A JP H0334454 A JPH0334454 A JP H0334454A
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- JP
- Japan
- Prior art keywords
- transistor
- semiconductor substrate
- supply potential
- conductivity type
- well
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は８補性ＭＯ５技術でのラフチアツブ感度減少
のための回路に関するものである。
のための回路に関するものである。
ＣＭＯＳテクノロジーではラッチアップ効果の危険が知
られており、また文献に記載されている（アール、トラ
ウドマン（Ｒ，Ｔｒｏｕｔ＋＊ａｎ）、ＣＭＯＳテクノ
ロジーでのラッチアップ、クルウェル・アカデミツク・
パブリッシャーズ、１９８６年二アール、くニラ−（Ｒ
，Ｍｉｌｌｅｒ）、集積回路用のデバイスエレクトロニ
クス、ライレイ、１９８６年）。
られており、また文献に記載されている（アール、トラ
ウドマン（Ｒ，Ｔｒｏｕｔ＋＊ａｎ）、ＣＭＯＳテクノ
ロジーでのラッチアップ、クルウェル・アカデミツク・
パブリッシャーズ、１９８６年二アール、くニラ−（Ｒ
，Ｍｉｌｌｅｒ）、集積回路用のデバイスエレクトロニ
クス、ライレイ、１９８６年）。
ラッチアップ効果とは、ＣＭＯＳ回路およびそれに起因
するｐｎｐｎ構造の隣接する相補性トランジスタにより
形成される寄生サイリスタの点弧をいう、寄生サイリス
クは２つのバイポーラトランジスタから戒っており、ま
た正常な作動条件のもとでは阻止されている。第２図中
に概要を示されているように、たとえばｐウェルテクノ
ロジーでは１つのウェル６のなかに１つのバーチカルｎ
ｐｎトランジスタ２０が、また半導体基板ｌのなかに１
つのラテラル水平ｐｎｐ ）ランリスク２１が位置して
おり、一方のトランジスタのコレクタは同時に他方のト
ランジスタのベースである。相応して１つのサイリスク
が、エミッタで出力＠ｖｏｕ？と接続されている２つの
寄生バイポーラトランジスタ２２．２３により形成され
得る。サイリスクの点弧は機Ｆ′喪失および回路の損傷
に通し、またそれにより擾乱、すなわち電圧ピークが端
子■５、Ｖオ、Ｖ工、ＶＯＩＩ？の１つに惹起され得る
。それによって擾乱の極性符号に応して少数キャリアま
たは多数キャリアが半導体基板ｌまたはウェル６のなか
に注入される。
するｐｎｐｎ構造の隣接する相補性トランジスタにより
形成される寄生サイリスタの点弧をいう、寄生サイリス
クは２つのバイポーラトランジスタから戒っており、ま
た正常な作動条件のもとでは阻止されている。第２図中
に概要を示されているように、たとえばｐウェルテクノ
ロジーでは１つのウェル６のなかに１つのバーチカルｎ
ｐｎトランジスタ２０が、また半導体基板ｌのなかに１
つのラテラル水平ｐｎｐ ）ランリスク２１が位置して
おり、一方のトランジスタのコレクタは同時に他方のト
ランジスタのベースである。相応して１つのサイリスク
が、エミッタで出力＠ｖｏｕ？と接続されている２つの
寄生バイポーラトランジスタ２２．２３により形成され
得る。サイリスクの点弧は機Ｆ′喪失および回路の損傷
に通し、またそれにより擾乱、すなわち電圧ピークが端
子■５、Ｖオ、Ｖ工、ＶＯＩＩ？の１つに惹起され得る
。それによって擾乱の極性符号に応して少数キャリアま
たは多数キャリアが半導体基板ｌまたはウェル６のなか
に注入される。
少数キャリアに起因するラッチアップ効果を抑制するた
めに、ガードリングと呼ばれる追加的なドープされた領
域を両相補性トランジスタの間に配直し、また電荷キャ
リアを吸い出すために１つの特定の電位におくことは知
られている。これは、高濃度にドープされた半導体基板
の上に低濃度にドープされた半導体層がたとえばエピタ
キシーにより被覆されており、またＭＯＳトランジスタ
がこの高抵抗の半導体層のなかに配置されているならば
、特に有利である。その場合、少数キャリアは低濃度に
ドープされた半導体層のなかにとどまる。なぜならば、
ここで少数キャリアは高濃度にドープされた半導体基板
内よりも低い抵抗を受けるからである。
めに、ガードリングと呼ばれる追加的なドープされた領
域を両相補性トランジスタの間に配直し、また電荷キャ
リアを吸い出すために１つの特定の電位におくことは知
られている。これは、高濃度にドープされた半導体基板
の上に低濃度にドープされた半導体層がたとえばエピタ
キシーにより被覆されており、またＭＯＳトランジスタ
がこの高抵抗の半導体層のなかに配置されているならば
、特に有利である。その場合、少数キャリアは低濃度に
ドープされた半導体層のなかにとどまる。なぜならば、
ここで少数キャリアは高濃度にドープされた半導体基板
内よりも低い抵抗を受けるからである。
このような回路は前記のトラウドマンの文献の第１６７
真から知られており、また第３図中にｐウェル技術を例
として示されている。高濃度にドープされたｎ°半導体
基板ｌの上に低濃度にドープされたｎ−エピタキシー層
２が被覆されており、このなかに第１のソース構造３、
第１のゲート４および第１のドレイン構造５から成る第
１のＭＯＳ）ランリスクが配置されている。エピタキシ
ー層２のなかのｐドープされたウェル６のなかには、第
２のソース構造７、第２のゲート８および第２のドレイ
ン構造９から威る第２の相補性ＭＯＳトランジスタが配
置されている。ソースおよびドレイン構造３．５．７．
９は拡散により高４度にドープされた領域により実現さ
れている。両トランジスタのゲート４．８は１つの入力
端ｖｌｌｌに、またドレイン構造５．９は１つの出力端
ｖｏｕｔに接続されている。第１のソース構造３は第１
の供給電位Ｖ、に、第２のソース構造７は第２の供給電
位Ｖ□に接続されており、この場合Ｖ、＞Ｖオが戒り立
っている。半導体基板ｌはエピタキシーｒＭ２のなかの
基板端子１０を介して第１の供給電位Ｖ１に、ウェル６
はウェル端子１１を介して第２の供給電位Ｖ、に接続さ
れている。追加的に拡散法により形成されたｐドープさ
れた領域、ガードリング１２、はガードリング端子１３
を介して同じく電位Ｖ２に接続されている。ガードリン
グ１２により、出力端Ｖ。Ｕ、における擾乱の際に（す
なわち■。ｕｙ＞ｖ＋のときに）エピタキシー層２のな
かに注入される少数キャリア１４は吸い出され、またＰ
ウェル６に到達しない。
真から知られており、また第３図中にｐウェル技術を例
として示されている。高濃度にドープされたｎ°半導体
基板ｌの上に低濃度にドープされたｎ−エピタキシー層
２が被覆されており、このなかに第１のソース構造３、
第１のゲート４および第１のドレイン構造５から成る第
１のＭＯＳ）ランリスクが配置されている。エピタキシ
ー層２のなかのｐドープされたウェル６のなかには、第
２のソース構造７、第２のゲート８および第２のドレイ
ン構造９から威る第２の相補性ＭＯＳトランジスタが配
置されている。ソースおよびドレイン構造３．５．７．
９は拡散により高４度にドープされた領域により実現さ
れている。両トランジスタのゲート４．８は１つの入力
端ｖｌｌｌに、またドレイン構造５．９は１つの出力端
ｖｏｕｔに接続されている。第１のソース構造３は第１
の供給電位Ｖ、に、第２のソース構造７は第２の供給電
位Ｖ□に接続されており、この場合Ｖ、＞Ｖオが戒り立
っている。半導体基板ｌはエピタキシーｒＭ２のなかの
基板端子１０を介して第１の供給電位Ｖ１に、ウェル６
はウェル端子１１を介して第２の供給電位Ｖ、に接続さ
れている。追加的に拡散法により形成されたｐドープさ
れた領域、ガードリング１２、はガードリング端子１３
を介して同じく電位Ｖ２に接続されている。ガードリン
グ１２により、出力端Ｖ。Ｕ、における擾乱の際に（す
なわち■。ｕｙ＞ｖ＋のときに）エピタキシー層２のな
かに注入される少数キャリア１４は吸い出され、またＰ
ウェル６に到達しない。
高い注入された電流の際にはこのようなガードリング１
２の有効性は、少数キャリア１４がガードリング１２の
下縁と半導体層２、半導体基板１間の境界面との間のト
ンネル１５を通ってウェル６に到達することによって減
ぜられる。その確率を減するため、このトンネル１５は
小さい断面積を有していなければならず、かつ（または
）非常に長くなければならない、前者の場合には、ガー
ドリング１２として作用する拡散された領域は大きくな
ければならず、かつ良好に設定可能でなければならず、
後者の場合には、拡散された領域１２の横方開広がりが
大きくなければならず、ガードリング１２が半導体表面
に多くの場所を必要とする。従って、両解決策は実際上
欠点と結び付いている。
２の有効性は、少数キャリア１４がガードリング１２の
下縁と半導体層２、半導体基板１間の境界面との間のト
ンネル１５を通ってウェル６に到達することによって減
ぜられる。その確率を減するため、このトンネル１５は
小さい断面積を有していなければならず、かつ（または
）非常に長くなければならない、前者の場合には、ガー
ドリング１２として作用する拡散された領域は大きくな
ければならず、かつ良好に設定可能でなければならず、
後者の場合には、拡散された領域１２の横方開広がりが
大きくなければならず、ガードリング１２が半導体表面
に多くの場所を必要とする。従って、両解決策は実際上
欠点と結び付いている。
本発明の課題は、出力レベルにおける大きい擾乱の際に
も基板のなかに注入された少数キャリアが高い有効性を
もって除去され、ラッチアップ効果が減ぜられる１つの
回路を提供することである。
も基板のなかに注入された少数キャリアが高い有効性を
もって除去され、ラッチアップ効果が減ぜられる１つの
回路を提供することである。
上述の！ｌ！題を解決するため、本発明は、第１の導電
形の第１のＭＯＳ）ランリスタが相補性の第２の導電形
を有する１つの半導体基板のなかに配置されており、第
２の導電形の第２のＭＯＳ）ランリスタが半導体基板の
なかの第１の導電形を有する１つのウェルのなかに配置
されており、第１の供給電位に半導体基板および第１の
トランジスタのソース構造が接続されており、第２の供
給電位にウェルおよび第２のトランジスタのソース構造
が接続されている相補性ＭＯＳ技術でのラッチアップ感
度減少のための回路において、第１のトランジスタと第
２のトランジスタとの間に第１の導電形の第３のトラン
ジスタが半導体基板のなかに配置されており、第３のト
ランジスタのゲートが第１の供給電位に接続されており
、第３のトランジスタのドレイン構造が第２の供給電位
に接続されており、第３のトランジスタのソース構造が
出力端に接続されるものである０本発明の具体的な構成
は請求項２以下にあげられている。
形の第１のＭＯＳ）ランリスタが相補性の第２の導電形
を有する１つの半導体基板のなかに配置されており、第
２の導電形の第２のＭＯＳ）ランリスタが半導体基板の
なかの第１の導電形を有する１つのウェルのなかに配置
されており、第１の供給電位に半導体基板および第１の
トランジスタのソース構造が接続されており、第２の供
給電位にウェルおよび第２のトランジスタのソース構造
が接続されている相補性ＭＯＳ技術でのラッチアップ感
度減少のための回路において、第１のトランジスタと第
２のトランジスタとの間に第１の導電形の第３のトラン
ジスタが半導体基板のなかに配置されており、第３のト
ランジスタのゲートが第１の供給電位に接続されており
、第３のトランジスタのドレイン構造が第２の供給電位
に接続されており、第３のトランジスタのソース構造が
出力端に接続されるものである０本発明の具体的な構成
は請求項２以下にあげられている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。すべての図面中で同一の部分には同一の
参照符号が付されている。
細に説明する。すべての図面中で同一の部分には同一の
参照符号が付されている。
第１図中に示されている本発明の実施例に対しては第３
図中と同一の基本回路が選ばれたので、以下では本発明
にとって主要な部分のみを説明する。第１のドレイン構
造５とウェル６との間に第１のトランジスタと同一の導
電形の別のドープされた領域３０が第３のトランジスタ
の第３のドレイン構造として配置されており、また第２
の供給電位Ｖ８に接続されている。第１のドレイン構造
５はこの実施例では同時に第３のトランジスタの第３の
ソース構造である。さらに第１のドレイン構造５と第３
のドレイン構造３０との間に、第１の供給電位■、に接
続される第３のトランジスタの第３のゲート３１が設け
られている。好ましくは電位Ｖ８は接地電位（Ｖ８．と
も呼ばれる）、また電位ｖｌは正電位（Ｖ２．とも呼ば
れる）である。
図中と同一の基本回路が選ばれたので、以下では本発明
にとって主要な部分のみを説明する。第１のドレイン構
造５とウェル６との間に第１のトランジスタと同一の導
電形の別のドープされた領域３０が第３のトランジスタ
の第３のドレイン構造として配置されており、また第２
の供給電位Ｖ８に接続されている。第１のドレイン構造
５はこの実施例では同時に第３のトランジスタの第３の
ソース構造である。さらに第１のドレイン構造５と第３
のドレイン構造３０との間に、第１の供給電位■、に接
続される第３のトランジスタの第３のゲート３１が設け
られている。好ましくは電位Ｖ８は接地電位（Ｖ８．と
も呼ばれる）、また電位ｖｌは正電位（Ｖ２．とも呼ば
れる）である。
第３のトランジスタは出力＠Ｙｏｕｒにおける電位に応
じて２種類の仕方で、少数キャリア１４を弱くドープさ
れた半導体層２から吸い出す課題を満足する（しきい電
圧はケイ、ホーニンガー（Ｋ、Ｈｏｒｎｉｎｇｅｒ）
、集積ＭＯＳ回路、スプリンガー、１９８７年、第５４
頁参照に記載されているようにＶ７と呼ばれる）。
じて２種類の仕方で、少数キャリア１４を弱くドープさ
れた半導体層２から吸い出す課題を満足する（しきい電
圧はケイ、ホーニンガー（Ｋ、Ｈｏｒｎｉｎｇｅｒ）
、集積ＭＯＳ回路、スプリンガー、１９８７年、第５４
頁参照に記載されているようにＶ７と呼ばれる）。
ケースｌ ： Ｖ’ｓ ＋ Ｖｔ ＞ Ｖｏｌ＋？ ＞
Ｖｅ。
Ｖｅ。
第３のトランジスタはバイポーラトランジスタとして作
用し、エミッタは第３のソース構造（この実施例では第
１のドレイン構造５と同一）により、ベースは基板ｌま
たは半導体層２により、またコレクタは第３のドレイン
構造３０により形成される。こうして、与えられている
電位はエミッタではＶ。ｕ？、ベースではｖ、（＜ｖ０
ｕ？）、またコレクタではＶｓｓ（−０）である、この
バイポーラトランジスタは寄生ラテラルバイポーラトラ
ンジスタ２３よりも約１０倍大きい電流増幅を達成する
。
用し、エミッタは第３のソース構造（この実施例では第
１のドレイン構造５と同一）により、ベースは基板ｌま
たは半導体層２により、またコレクタは第３のドレイン
構造３０により形成される。こうして、与えられている
電位はエミッタではＶ。ｕ？、ベースではｖ、（＜ｖ０
ｕ？）、またコレクタではＶｓｓ（−０）である、この
バイポーラトランジスタは寄生ラテラルバイポーラトラ
ンジスタ２３よりも約１０倍大きい電流増幅を達成する
。
ケース２：Ｖ。ｕｖ ＞ Ｖ ｓ＊ ＋ Ｖ ｒ第３の
トランジスタはゲート回路のなかのｐチャネルＭＯＳ）
ランリスタとして作用する。ソースとゲートとの間の電
位差は少なくともｖ７であり、またＭＯＳトランジスタ
が導通状態になるような極性にされている。こうしてラ
ッチアップ効果の生起が出力端ｖｏ□における高い擾乱
の際にも回避され得る。
トランジスタはゲート回路のなかのｐチャネルＭＯＳ）
ランリスタとして作用する。ソースとゲートとの間の電
位差は少なくともｖ７であり、またＭＯＳトランジスタ
が導通状態になるような極性にされている。こうしてラ
ッチアップ効果の生起が出力端ｖｏ□における高い擾乱
の際にも回避され得る。
別の実施例：
（＋） 高濃度にドープされた半導体基板１の上に弱
くドープされた半導体層２を第１図中に示されているよ
うに使用することは有利であるが、本発明による回路は
、相補性ＭＯＳトランジスタが直接に１つの半導体基板
１のなかに配置されているときにも使用され得る。
くドープされた半導体層２を第１図中に示されているよ
うに使用することは有利であるが、本発明による回路は
、相補性ＭＯＳトランジスタが直接に１つの半導体基板
１のなかに配置されているときにも使用され得る。
（２）第３のソース構造は半導体基板１のなかの第１の
ドレイン構造５または半導体層２から隔てられ、また出
力端Ｖ。ｕ７に接続され得る。
ドレイン構造５または半導体層２から隔てられ、また出
力端Ｖ。ｕ７に接続され得る。
第１図は本発明による回路の１つの実施例の断面図、第
２図は寄生バイポーラトランジスタの概要が示されてい
る１つのＣＭＯＳ回路の断面図、第３図はラフチアツブ
感度を減少するための従来の対策を講じられている１つ
のＣＭＯ５回路の断面図である。 ｌ・・・半導体基板 ２・・・半導体層（エピタシー層） ３・・・ソース構造 ４・・・ゲート ５・・・ドレイン構造 ６・・・ウェル ７・・・ソース構造 ８・・・ゲート ９・・・ドレイン構造 １０・・・基板端子 １１・・・ウェル端子 １２・・・ガードリング １３・・・ガードリング端子 １４・・・少数キャリア １５・・・トンネル ２３・・・ラテラルバイポーラ ３０・・・ドレイン構造 ３１・・・ゲート トランジスタ
２図は寄生バイポーラトランジスタの概要が示されてい
る１つのＣＭＯＳ回路の断面図、第３図はラフチアツブ
感度を減少するための従来の対策を講じられている１つ
のＣＭＯ５回路の断面図である。 ｌ・・・半導体基板 ２・・・半導体層（エピタシー層） ３・・・ソース構造 ４・・・ゲート ５・・・ドレイン構造 ６・・・ウェル ７・・・ソース構造 ８・・・ゲート ９・・・ドレイン構造 １０・・・基板端子 １１・・・ウェル端子 １２・・・ガードリング １３・・・ガードリング端子 １４・・・少数キャリア １５・・・トンネル ２３・・・ラテラルバイポーラ ３０・・・ドレイン構造 ３１・・・ゲート トランジスタ
Claims (1)
- 【特許請求の範囲】 １）第１の導電形の第１のＭＯＳトランジスタが相補性
の第２の導電形を有する１つの半導体基板（１）のなか
に配置されており、 第２の導電形の第２のＭＯＳトランジスタ が半導体基板（１）のなかの第１の導電形を有する１つ
のウェル（６）のなかに配置されており、 第１の供給電位（Ｖ＿１）に半導体基板（１）および第
１のトランジスタのソース構造（３）が接続されており
、 第２の供給電位（Ｖ＿２）にウェル（６）および第２の
トランジスタのソース構造（７）が接続されている 相補性ＭＯＳ技術でのラッチアップ感度減 少のための回路において、 第１のトランジスタと第２のトランジスタ との間に第１の導電形の第３のトランジスタが半導体基
板（１）のなかに配置されており、第３のトランジスタ
のゲート（３１）が第 １の供給電位（Ｖ＿１）に接続されており、第３のトラ
ンジスタのドレイン構造（３０）が第２の供給電位（Ｖ
＿２）に接続されており、第３のトランジスタのソース
構造が出力端 （Ｖ＿Ｏ＿Ｕ＿Ｔ）に接続されていることを特徴とする
相補性ＭＯＳ技術でのラッチアップ感度減少のための回
路。 ２）第３のトランジスタのソース構造（７）が第１のト
ランジスタのドレイン構造（５）に密に隣接して配置さ
れていることを特徴とする請求項１記載の回路。 ３）第３のトランジスタのソース構造が第１のトランジ
スタのドレイン構造（５）に重なって配置されているこ
とを特徴とする請求項１記載の回路。 ４）第１の導電形がｐ形、また第２の導電形がｎ形であ
り、半導体基板（１）がｎドープ、またウェル（６）が
ｐドープされており、第１の供給電位（Ｖ＿１）が第２
の供給電位（Ｖ＿２）よりも大きいことを特徴とする請
求項１ないし３の１つに記載の回路。 ５）第１の導電形がｎ形、また第２の導電形がｐ形であ
り、半導体基板（１）がｐドープ、またウェル（６）が
ｎドープされており、第１の供給電位（Ｖ＿１）が第２
の供給電位（Ｖ＿２）よりも小さいことを特徴とする請
求項１ないし３の１つに記載の回路。 ６）半導体基板（１）が高濃度にドープされており、そ
の上に同一の導電形の低濃度にドープされた半導体層（
２）が位置しており、半導体層（２）のなかにウェル（
６）およびトランジスタが配置されていることを特徴と
する請求項１ないし５の１つに記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3920531.2 | 1989-06-22 | ||
| DE3920531 | 1989-06-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334454A true JPH0334454A (ja) | 1991-02-14 |
Family
ID=6383378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161170A Pending JPH0334454A (ja) | 1989-06-22 | 1990-06-19 | 相補性ｍｏｓ技術でのラツチアツプ感度減少のための回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5055903A (ja) |
| EP (1) | EP0404026A3 (ja) |
| JP (1) | JPH0334454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8974092B2 (en) | 2010-04-30 | 2015-03-10 | Sunonwealth Electric Machine Industry Co., Ltd. | Lamp with air channel |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2751891B2 (ja) * | 1995-09-29 | 1998-05-18 | 日本電気株式会社 | 半導体集積回路 |
| US6657241B1 (en) | 1998-04-10 | 2003-12-02 | Cypress Semiconductor Corp. | ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices |
| JP4194298B2 (ja) * | 2002-05-17 | 2008-12-10 | キヤノン株式会社 | 情報記憶媒体、ユニット、プロセスカートリッジ、現像カートリッジおよび電子写真画像形成装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3743930A1 (de) * | 1987-12-23 | 1989-07-06 | Siemens Ag | Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik |
| JPS4836975B1 (ja) * | 1967-12-06 | 1973-11-08 | ||
| JPS5153483A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | |
| JPS58170047A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS60123053A (ja) * | 1983-12-07 | 1985-07-01 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
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- 1990-06-19 JP JP2161170A patent/JPH0334454A/ja active Pending
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| EP0404026A2 (de) | 1990-12-27 |
| EP0404026A3 (de) | 1991-07-10 |
| US5055903A (en) | 1991-10-08 |
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