JPH11340451A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
- Publication number
- JPH11340451A JPH11340451A JP10147927A JP14792798A JPH11340451A JP H11340451 A JPH11340451 A JP H11340451A JP 10147927 A JP10147927 A JP 10147927A JP 14792798 A JP14792798 A JP 14792798A JP H11340451 A JPH11340451 A JP H11340451A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- type
- inp
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 キャップ層としてＩｎＧａＡｓを用いたた
め、電子障壁が上昇し、キャップとチャンネルとの間を
ノンアロイでオーミック接触をとる場合に接触抵抗が増
加した。このため、ソース抵抗及びドレイン抵抗が増大
し、電力利得の低下、雑音指数の増大、大信号動作時の
電力付加効率の低下が生じていた。 【解決手段】 半絶縁性インジウムリン（Ｓ．Ｉ．Ｉｎ
Ｐ）基板と、このＳ．Ｉ．ＩｎＰ基板に接合されたアン
ドープＩｎＰバッファ層と、このアンドープＩｎＰバッ
ファ層に接合されたｎ形ＩｎＰチャネル層と、ｎ形Ｉｎ
Ｐチャネル層に接合されたアンドープインジウムアルミ
ニウムヒ素（ＩｎＡｌＡｓ）ゲート絶縁層と、ｎ形Ｉｎ
Ｐキャップ層とを備えているため、雑音特性及び高出力
特性を向上させることが可能となる。
め、電子障壁が上昇し、キャップとチャンネルとの間を
ノンアロイでオーミック接触をとる場合に接触抵抗が増
加した。このため、ソース抵抗及びドレイン抵抗が増大
し、電力利得の低下、雑音指数の増大、大信号動作時の
電力付加効率の低下が生じていた。 【解決手段】 半絶縁性インジウムリン（Ｓ．Ｉ．Ｉｎ
Ｐ）基板と、このＳ．Ｉ．ＩｎＰ基板に接合されたアン
ドープＩｎＰバッファ層と、このアンドープＩｎＰバッ
ファ層に接合されたｎ形ＩｎＰチャネル層と、ｎ形Ｉｎ
Ｐチャネル層に接合されたアンドープインジウムアルミ
ニウムヒ素（ＩｎＡｌＡｓ）ゲート絶縁層と、ｎ形Ｉｎ
Ｐキャップ層とを備えているため、雑音特性及び高出力
特性を向上させることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合電界効
果トランジスタに関する。
果トランジスタに関する。
【０００２】
【従来の技術】従来のヘテロ接合電界効果トランジスタ
（ＨＪＦＥＴ）１００は、図５に示すように、半絶縁性
インジウムリン（Ｓ．Ｉ．ＩｎＰ）基板１１０と、この
Ｓ．Ｉ．ＩｎＰ基板１１０に接合されたアンドープＩｎ
Ｐバッファ層１２０と、このアンドープＩｎＰバッファ
層１２０に接合されたｎ形ＩｎＰチャネル層１３０と、
このｎ形ＩｎＰチャネル層１３０に接合されたアンドー
プインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート
絶縁層１４０と、このアンドープＩｎＡｌＡｓゲート絶
縁層１４０に接合されたｎ形インジウムガリウムヒ素
（ＩｎＧａＡｓ）キャップ層１５０とを備えている。
（ＨＪＦＥＴ）１００は、図５に示すように、半絶縁性
インジウムリン（Ｓ．Ｉ．ＩｎＰ）基板１１０と、この
Ｓ．Ｉ．ＩｎＰ基板１１０に接合されたアンドープＩｎ
Ｐバッファ層１２０と、このアンドープＩｎＰバッファ
層１２０に接合されたｎ形ＩｎＰチャネル層１３０と、
このｎ形ＩｎＰチャネル層１３０に接合されたアンドー
プインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート
絶縁層１４０と、このアンドープＩｎＡｌＡｓゲート絶
縁層１４０に接合されたｎ形インジウムガリウムヒ素
（ＩｎＧａＡｓ）キャップ層１５０とを備えている。
【０００３】なお、ｎ形ＩｎＧａＡｓキャップ層１５０
に接してソース電極１６０及びドレイン電極１７０が形
成され、オーム性接触がとられている。また、ｎ形Ｉｎ
ＧａＡｓキャップ層１５０の一部を除去したリセス部に
は、アンドープＩｎＡｌＡｓゲート絶縁層１４０に接し
てゲート電極１８０が形成され、ショットキー性接触が
とられている。
に接してソース電極１６０及びドレイン電極１７０が形
成され、オーム性接触がとられている。また、ｎ形Ｉｎ
ＧａＡｓキャップ層１５０の一部を除去したリセス部に
は、アンドープＩｎＡｌＡｓゲート絶縁層１４０に接し
てゲート電極１８０が形成され、ショットキー性接触が
とられている。
【０００４】このような構成により、ゲート電極１８０
に電流を流すと、ソース電極１６０からドレイン電極１
７０に電流が流れる。
に電流を流すと、ソース電極１６０からドレイン電極１
７０に電流が流れる。
【０００５】なお、この種のヘテロ接合電界効果トラン
ジスタとして、特開平６−８４９６０号公報に開示され
たヘテロ接合電界効果トランジスタが知られている。
ジスタとして、特開平６−８４９６０号公報に開示され
たヘテロ接合電界効果トランジスタが知られている。
【０００６】
【発明が解決しようとする課題】上述した従来のヘテロ
接合電界効果トランジスタにおいては、次のような課題
があった。キャップ層としてＩｎＧａＡｓを用いたた
め、図６に示すように、キャップ層−ゲート絶縁層界面
における伝導帯オフセット量が約０．５１ｅＶと、チャ
ネル層−ゲート絶縁層界面における伝導帯オフセット量
０．２８ｅＶと比べて大きく、電子障壁が上昇、キャッ
プとチャンネルとの間をノンアロイでオーミック接触を
とる場合に接触抵抗が増加した。このため、ソース抵抗
及びドレイン抵抗が増大し、電力利得の低下、雑音指数
の増大、大信号動作時の電力付加効率の低下が生じてい
た。
接合電界効果トランジスタにおいては、次のような課題
があった。キャップ層としてＩｎＧａＡｓを用いたた
め、図６に示すように、キャップ層−ゲート絶縁層界面
における伝導帯オフセット量が約０．５１ｅＶと、チャ
ネル層−ゲート絶縁層界面における伝導帯オフセット量
０．２８ｅＶと比べて大きく、電子障壁が上昇、キャッ
プとチャンネルとの間をノンアロイでオーミック接触を
とる場合に接触抵抗が増加した。このため、ソース抵抗
及びドレイン抵抗が増大し、電力利得の低下、雑音指数
の増大、大信号動作時の電力付加効率の低下が生じてい
た。
【０００７】本発明は、上記課題にかんがみてなされた
もので、雑音特性及び高出力特性を向上させることの可
能なヘテロ接合電界効果トランジスタの提供を目的とす
る。
もので、雑音特性及び高出力特性を向上させることの可
能なヘテロ接合電界効果トランジスタの提供を目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、第一の半導体層と、この
第一の半導体層より電子親和力の小さい第二の半導体層
と、この第二の半導体層より電子親和力の大きい第三の
半導体層とを順に形成し、この第三の半導体層上にソー
ス電極とドレイン電極とを有するとともに、第三の半導
体層の一部を除去したリセス部にゲート電極を有するヘ
テロ接合電界効果トランジスタであって、上記第一の半
導体層と第三の半導体層は、インジウムリンで構成して
ある。
め、請求項１にかかる発明は、第一の半導体層と、この
第一の半導体層より電子親和力の小さい第二の半導体層
と、この第二の半導体層より電子親和力の大きい第三の
半導体層とを順に形成し、この第三の半導体層上にソー
ス電極とドレイン電極とを有するとともに、第三の半導
体層の一部を除去したリセス部にゲート電極を有するヘ
テロ接合電界効果トランジスタであって、上記第一の半
導体層と第三の半導体層は、インジウムリンで構成して
ある。
【０００９】すなわち、第三の半導体層の一部を除去し
たリセス部に配置されたゲート電極に電流を供給する
と、第三の半導体層上に形成されたソース電極からドレ
イン電極に電流が流れる。このとき、インジウムリンで
構成された第一の半導体層と第三の半導体層では、電子
障壁が低下するため、ソース抵抗及びドレイン抵抗が低
減される。
たリセス部に配置されたゲート電極に電流を供給する
と、第三の半導体層上に形成されたソース電極からドレ
イン電極に電流が流れる。このとき、インジウムリンで
構成された第一の半導体層と第三の半導体層では、電子
障壁が低下するため、ソース抵抗及びドレイン抵抗が低
減される。
【００１０】上記第一の半導体層は、インジウムリンで
構成されていれば良く、構成の一例として、請求項２に
かかる発明は、上記請求項１に記載のヘテロ接合電界効
果トランジスタにおいて、上記第一の半導体層は、ｎ形
層を含む構成としてある。すなわち、ｎ形層を含む第一
の半導体層は、層間の接触抵抗を低減させる。
構成されていれば良く、構成の一例として、請求項２に
かかる発明は、上記請求項１に記載のヘテロ接合電界効
果トランジスタにおいて、上記第一の半導体層は、ｎ形
層を含む構成としてある。すなわち、ｎ形層を含む第一
の半導体層は、層間の接触抵抗を低減させる。
【００１１】このとき、ｎ形層は少なくとも一層含まれ
ていれば良いことから、単数であっても良いし、複数で
あっても良い。後者における第一の半導体層の構成の一
例として、請求項３にかかる発明は、上記請求項１また
は請求項２のいずれかに記載のヘテロ接合電界効果トラ
ンジスタにおいて、上記第一の半導体層は、複数のｎ形
層を含む構成としてある。すなわち、複数のｎ形層を含
む第一の半導体層は、層間の接触抵抗を低減させる。
ていれば良いことから、単数であっても良いし、複数で
あっても良い。後者における第一の半導体層の構成の一
例として、請求項３にかかる発明は、上記請求項１また
は請求項２のいずれかに記載のヘテロ接合電界効果トラ
ンジスタにおいて、上記第一の半導体層は、複数のｎ形
層を含む構成としてある。すなわち、複数のｎ形層を含
む第一の半導体層は、層間の接触抵抗を低減させる。
【００１２】上記第二の半導体層の構成の一例として、
請求項４にかかる発明は、上記請求項１〜請求項３のい
ずれかに記載のヘテロ接合電界効果トランジスタにおい
て、上記第二の半導体層は、インジウムアルミニウムヒ
素で構成してある。すなわち、インジウムアルミニウム
ヒ素から構成された第二の半導体層は、電子の移動度を
向上させる。
請求項４にかかる発明は、上記請求項１〜請求項３のい
ずれかに記載のヘテロ接合電界効果トランジスタにおい
て、上記第二の半導体層は、インジウムアルミニウムヒ
素で構成してある。すなわち、インジウムアルミニウム
ヒ素から構成された第二の半導体層は、電子の移動度を
向上させる。
【００１３】上記第二の半導体層についても上記第一の
半導体層と同様にｎ形層を含ませることが可能である。
このときの第二の半導体層の構成の一例として、請求項
５にかかる発明は、上記請求項１〜請求項４のいずれか
に記載のヘテロ接合電界効果トランジスタにおいて、上
記第二の半導体層は、ｎ形層を含む構成としてある。す
なわち、ｎ形層を含む第二の半導体層は、層間の接触抵
抗を低減させる。
半導体層と同様にｎ形層を含ませることが可能である。
このときの第二の半導体層の構成の一例として、請求項
５にかかる発明は、上記請求項１〜請求項４のいずれか
に記載のヘテロ接合電界効果トランジスタにおいて、上
記第二の半導体層は、ｎ形層を含む構成としてある。す
なわち、ｎ形層を含む第二の半導体層は、層間の接触抵
抗を低減させる。
【００１４】このとき、上記第一の半導体層の場合と同
様に、ｎ形層は少なくとも一層含まれていれば良いこと
から、単数であっても良いし、複数であっても良い。後
者における第二の半導体層の構成の一例として、請求項
６にかかる発明は、上記請求項１〜請求項５のいずれか
に記載のヘテロ接合電界効果トランジスタにおいて、上
記第二の半導体層は、複数のｎ形層を含む構成としてあ
る。すなわち、複数のｎ形層を含む第二の半導体層は、
層間の接触抵抗を低減させる。
様に、ｎ形層は少なくとも一層含まれていれば良いこと
から、単数であっても良いし、複数であっても良い。後
者における第二の半導体層の構成の一例として、請求項
６にかかる発明は、上記請求項１〜請求項５のいずれか
に記載のヘテロ接合電界効果トランジスタにおいて、上
記第二の半導体層は、複数のｎ形層を含む構成としてあ
る。すなわち、複数のｎ形層を含む第二の半導体層は、
層間の接触抵抗を低減させる。
【００１５】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。 ＜第一の実施形態＞図１は、本発明の第一の実施形態に
かかるヘテロ接合電界効果トランジスタの構造を模式図
により示している。
実施形態を説明する。 ＜第一の実施形態＞図１は、本発明の第一の実施形態に
かかるヘテロ接合電界効果トランジスタの構造を模式図
により示している。
【００１６】ヘテロ接合電界効果トランジスタ（ＨＪＦ
ＥＴ）１０は、半絶縁性インジウムリン（Ｓ．Ｉ．Ｉｎ
Ｐ）基板１１と、このＳ．Ｉ．ＩｎＰ基板１１に接合さ
れたアンドープＩｎＰバッファ層１２と、このアンドー
プＩｎＰバッファ層１２に接合されたｎ形ＩｎＰチャネ
ル層１３と、ｎ形ＩｎＰチャネル層１３に接合されたア
ンドープインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）
ゲート絶縁層１４と、このアンドープＩｎＡｌＡｓゲー
ト絶縁層１４に接合されたｎ形ＩｎＰキャップ層１５と
を備えている。
ＥＴ）１０は、半絶縁性インジウムリン（Ｓ．Ｉ．Ｉｎ
Ｐ）基板１１と、このＳ．Ｉ．ＩｎＰ基板１１に接合さ
れたアンドープＩｎＰバッファ層１２と、このアンドー
プＩｎＰバッファ層１２に接合されたｎ形ＩｎＰチャネ
ル層１３と、ｎ形ＩｎＰチャネル層１３に接合されたア
ンドープインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）
ゲート絶縁層１４と、このアンドープＩｎＡｌＡｓゲー
ト絶縁層１４に接合されたｎ形ＩｎＰキャップ層１５と
を備えている。
【００１７】なお、ｎ形ＩｎＰキャップ層１５に接して
ソース電極１６とドレイン電極１７とが形成され、オー
ム性接触がとられている。また、ｎ形ＩｎＰキャップ層
１５の一部を除去して形成されたリセス部には、アンド
ープＩｎＡｌＡｓゲート絶縁層１４に接してゲート電極
１８が形成され、ショットキー性接触がとられている。
このような構成により、ゲート電極に電流を供給する
と、ソース電極からドレイン電極に電流が流れる。
ソース電極１６とドレイン電極１７とが形成され、オー
ム性接触がとられている。また、ｎ形ＩｎＰキャップ層
１５の一部を除去して形成されたリセス部には、アンド
ープＩｎＡｌＡｓゲート絶縁層１４に接してゲート電極
１８が形成され、ショットキー性接触がとられている。
このような構成により、ゲート電極に電流を供給する
と、ソース電極からドレイン電極に電流が流れる。
【００１８】このＨＪＦＥＴ１０は、有機金属気相エピ
タキシャル成長法によって、次の手順でＳ．Ｉ．ＩｎＰ
基板１１上に形成される。
タキシャル成長法によって、次の手順でＳ．Ｉ．ＩｎＰ
基板１１上に形成される。
【００１９】エピタキシャル層構造の一部をアンドープ
ＩｎＰバッファ層１２が露出するまでエッチング除去す
ることにより素子間分離メサを形成する。ｎ形ＩｎＰキ
ャップ層１５の上面にＡｕＧｅ／Ｎｉ／Ａｕ等の金属を
蒸着し、ソース電極１６とドレイン電極１７とをそれぞ
れ形成してオーム性接触をとる。
ＩｎＰバッファ層１２が露出するまでエッチング除去す
ることにより素子間分離メサを形成する。ｎ形ＩｎＰキ
ャップ層１５の上面にＡｕＧｅ／Ｎｉ／Ａｕ等の金属を
蒸着し、ソース電極１６とドレイン電極１７とをそれぞ
れ形成してオーム性接触をとる。
【００２０】そして、ｎ形ＩｎＰキャップ層１５の一部
をエッチング除去することにより、露出したアンドープ
ＩｎＡｌＡｓゲート絶縁層１４の上面にＴｉ／Ｐｔ／Ａ
ｕ等の金属を蒸着し、ゲート電極を形成してショットキ
ー接触をとる。
をエッチング除去することにより、露出したアンドープ
ＩｎＡｌＡｓゲート絶縁層１４の上面にＴｉ／Ｐｔ／Ａ
ｕ等の金属を蒸着し、ゲート電極を形成してショットキ
ー接触をとる。
【００２１】なお、各層の膜厚は、アンドープＩｎＰバ
ッファ層１２を２５０ｎｍ、ｎ形ＩｎＰチャネル層１３
（不純物濃度２×１０18／ｃｍ3）を２０ｎｍ、アンド
ープＩｎ0.52Ａｌ0.48Ａｓゲート絶縁層１４を５０ｎｍ
及びｎ形ＩｎＰキャップ層１５（不純物濃度５×１０18
／ｃｍ3）を４０ｎｍとする。
ッファ層１２を２５０ｎｍ、ｎ形ＩｎＰチャネル層１３
（不純物濃度２×１０18／ｃｍ3）を２０ｎｍ、アンド
ープＩｎ0.52Ａｌ0.48Ａｓゲート絶縁層１４を５０ｎｍ
及びｎ形ＩｎＰキャップ層１５（不純物濃度５×１０18
／ｃｍ3）を４０ｎｍとする。
【００２２】図２は、ＨＪＦＥＴ１０のｎ形ＩｎＰキャ
ップ層１５とｎ形ＩｎＰチャネル層１３との間における
伝導帯エネルギーを概略図により示している。
ップ層１５とｎ形ＩｎＰチャネル層１３との間における
伝導帯エネルギーを概略図により示している。
【００２３】キャップ層としてＩｎＰを用いていること
から、同図に示すように、キャップ層−ゲート絶縁層界
面における伝導帯オフセット量がチャネル層−ゲート絶
縁層界面と同じ０．２８ｅＶになる。このため、キャッ
プ層にＩｎＧａＡｓを用いた場合に比べて電子障壁が低
下してキャップ層−チャネル層間の接触抵抗が減少し、
ソース抵抗及びドレイン抵抗が低減される。
から、同図に示すように、キャップ層−ゲート絶縁層界
面における伝導帯オフセット量がチャネル層−ゲート絶
縁層界面と同じ０．２８ｅＶになる。このため、キャッ
プ層にＩｎＧａＡｓを用いた場合に比べて電子障壁が低
下してキャップ層−チャネル層間の接触抵抗が減少し、
ソース抵抗及びドレイン抵抗が低減される。
【００２４】これらのアンドープＩｎＡｌＡｓゲート絶
縁層１４とｎ形ＩｎＰキャップ層１５との間にＩｎＡｌ
ＧａＡｓ層を挿入することも可能である。
縁層１４とｎ形ＩｎＰキャップ層１５との間にＩｎＡｌ
ＧａＡｓ層を挿入することも可能である。
【００２５】例えば、組成式をＩｎ0.52ＡｌxＧａ
0.48-xＡｓで表したとき、Ａｌ組成比ｘをアンドープＩ
ｎＡｌＡｓゲート絶縁層１４側からｎ形ＩｎＰキャップ
層１５側に向かうに従って０．４８から０．２４まで徐
々に減少させる。
0.48-xＡｓで表したとき、Ａｌ組成比ｘをアンドープＩ
ｎＡｌＡｓゲート絶縁層１４側からｎ形ＩｎＰキャップ
層１５側に向かうに従って０．４８から０．２４まで徐
々に減少させる。
【００２６】すると、伝導帯エネルギーがアンドープＩ
ｎＡｌＡｓゲート絶縁層１４からｎ形ＩｎＰキャップ層
１５まで滑らかにつながり、接触抵抗を低減させること
ができる。
ｎＡｌＡｓゲート絶縁層１４からｎ形ＩｎＰキャップ層
１５まで滑らかにつながり、接触抵抗を低減させること
ができる。
【００２７】また、ｎ形ＩｎＰキャップ層１５とオーム
性電極との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ
≦１）を挿入することも可能である。すると、ｎ形Ｉｎ
ＧａＡｓと電極金属間の接触抵抗率が低いため、さらに
抵抗を低減させることができる。
性電極との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ
≦１）を挿入することも可能である。すると、ｎ形Ｉｎ
ＧａＡｓと電極金属間の接触抵抗率が低いため、さらに
抵抗を低減させることができる。
【００２８】さらに、このｎ形ＩｎＧａＡｓ層とｎ形Ｉ
ｎＰキャップ層１５との間にＩｎＡｌＧａＡｓ層を挿入
することも可能である。このとき、ＩｎＡｌＧａＡｓ層
の組成比をグレーディッドとすることにより、伝導帯エ
ネルギーがｎ形ＩｎＰキャップ層１５からＩｎＧａＡｓ
層まで滑らかにつながり、さらに抵抗を低減させること
ができる。
ｎＰキャップ層１５との間にＩｎＡｌＧａＡｓ層を挿入
することも可能である。このとき、ＩｎＡｌＧａＡｓ層
の組成比をグレーディッドとすることにより、伝導帯エ
ネルギーがｎ形ＩｎＰキャップ層１５からＩｎＧａＡｓ
層まで滑らかにつながり、さらに抵抗を低減させること
ができる。
【００２９】＜第二の実施形態＞図３は、本発明の第二
の実施形態にかかるヘテロ接合電界効果トランジスタの
構成を模式図により示している。ＨＪＦＥＴ２０は、
Ｓ．Ｉ．ＩｎＰ基板２１と、このＳ．Ｉ．ＩｎＰ基板２
１に接合されたアンドープＩｎＰバッファ層２２と、こ
のアンドープＩｎＰバッファ層２２に接合されたｎ形Ｉ
ｎ0.52Ａｌ0.48Ａｓ電子供給層２３と、このｎ形Ｉｎ
0.52Ａｌ0.48Ａｓ電子供給層２３に接合されたｎ形Ｉｎ
Ｐキャップ層２４とを備えている。
の実施形態にかかるヘテロ接合電界効果トランジスタの
構成を模式図により示している。ＨＪＦＥＴ２０は、
Ｓ．Ｉ．ＩｎＰ基板２１と、このＳ．Ｉ．ＩｎＰ基板２
１に接合されたアンドープＩｎＰバッファ層２２と、こ
のアンドープＩｎＰバッファ層２２に接合されたｎ形Ｉ
ｎ0.52Ａｌ0.48Ａｓ電子供給層２３と、このｎ形Ｉｎ
0.52Ａｌ0.48Ａｓ電子供給層２３に接合されたｎ形Ｉｎ
Ｐキャップ層２４とを備えている。
【００３０】なお、アンドープＩｎＰバッファ層２２と
ｎ形ＩｎＡｌＡｓ電子供給層２３との界面近傍には、二
次元電子ガスが生成され、チャネル層を形成する。ま
た、ｎ形ＩｎＰキャップ層２４に接してソース電極２
５、ドレイン電極２６が形成され、オーム性接触がとら
れている。
ｎ形ＩｎＡｌＡｓ電子供給層２３との界面近傍には、二
次元電子ガスが生成され、チャネル層を形成する。ま
た、ｎ形ＩｎＰキャップ層２４に接してソース電極２
５、ドレイン電極２６が形成され、オーム性接触がとら
れている。
【００３１】さらに、ｎ形ＩｎＰキャップ層の一部を除
去したリセス部には、ｎ形ＩｎＡｌＡｓ電子供給層２３
に接してゲート電極２７が形成され、ショットキー性接
触がとられている。このような構成により、ゲート電極
２７に電流を流すと、ソース電極２５からドレイン電極
２６に電流が流れる。
去したリセス部には、ｎ形ＩｎＡｌＡｓ電子供給層２３
に接してゲート電極２７が形成され、ショットキー性接
触がとられている。このような構成により、ゲート電極
２７に電流を流すと、ソース電極２５からドレイン電極
２６に電流が流れる。
【００３２】図４は、ＨＪＦＥＴ２０のｎ形ＩｎＰキャ
ップ層２４とアンドープＩｎＰバッファ層２２との間に
おける伝導帯エネルギーを概略図により示している。
ップ層２４とアンドープＩｎＰバッファ層２２との間に
おける伝導帯エネルギーを概略図により示している。
【００３３】キャップ層としてＩｎＰを用いていること
から、同図に示すように、キャップ層−電子供給層界面
における伝導帯オフセット量がバッファ層−電子供給層
界面と同じ０．２８ｅＶになる。このため、キャップ層
にＩｎＧａＡｓを用いた場合と比べて電子障壁が低下
し、キャップ層−バッファ層間の接触抵抗が減少する。
から、同図に示すように、キャップ層−電子供給層界面
における伝導帯オフセット量がバッファ層−電子供給層
界面と同じ０．２８ｅＶになる。このため、キャップ層
にＩｎＧａＡｓを用いた場合と比べて電子障壁が低下
し、キャップ層−バッファ層間の接触抵抗が減少する。
【００３４】さらに、ｎ形ＩｎＡｌＡｓ電子供給層２３
中の不純物がイオン化して伝導帯が湾曲するため、実効
的な電子障壁が薄層化され、接触抵抗がさらに減少し、
ソース抵抗及びドレイン抵抗が低減される。
中の不純物がイオン化して伝導帯が湾曲するため、実効
的な電子障壁が薄層化され、接触抵抗がさらに減少し、
ソース抵抗及びドレイン抵抗が低減される。
【００３５】これらのｎ形ＩｎＡｌＡｓ電子供給層２３
とアンドープＩｎＰバッファ層２２との間にアンドープ
ＩｎＡｌＡｓスペーサ層を挿入することも可能である。
すると、高純度ＩｎＰ層内に生成される二次元電子の移
動度が向上し、高速動作させることができる。
とアンドープＩｎＰバッファ層２２との間にアンドープ
ＩｎＡｌＡｓスペーサ層を挿入することも可能である。
すると、高純度ＩｎＰ層内に生成される二次元電子の移
動度が向上し、高速動作させることができる。
【００３６】また、ｎ形ＩｎＡｌＡｓ電子供給層２３と
ｎ形ＩｎＰキャップ層２４の間にＩｎＡｌＡｓ層を挿入
することも可能である。
ｎ形ＩｎＰキャップ層２４の間にＩｎＡｌＡｓ層を挿入
することも可能である。
【００３７】例えば、組成式をＩｎ0.52ＡｌxＧａ
0.48-xＡｓで表したとき、Ａｌ組成比ｘをｎ形ＩｎＡｌ
Ａｓ電子供給層２３側からｎ形ＩｎＰキャップ層２４側
に向かうに従って０．４８から０．２４まで徐々に減少
させる。すると、伝導帯エネルギーがｎ形ＩｎＡｌＡｓ
電子供給層２３からｎ形ＩｎＰキャップ層２４まで滑ら
かにつながり、接触抵抗をさらに低減させることができ
る。
0.48-xＡｓで表したとき、Ａｌ組成比ｘをｎ形ＩｎＡｌ
Ａｓ電子供給層２３側からｎ形ＩｎＰキャップ層２４側
に向かうに従って０．４８から０．２４まで徐々に減少
させる。すると、伝導帯エネルギーがｎ形ＩｎＡｌＡｓ
電子供給層２３からｎ形ＩｎＰキャップ層２４まで滑ら
かにつながり、接触抵抗をさらに低減させることができ
る。
【００３８】ｎ形ＩｎＰキャップ層２４とオーム性電極
との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ≦１）
を挿入することも可能である。すると、ｎ形ＩｎＧａＡ
ｓと電極金属間の接触抵抗率が低いため、さらに抵抗を
低減させることができる。
との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ≦１）
を挿入することも可能である。すると、ｎ形ＩｎＧａＡ
ｓと電極金属間の接触抵抗率が低いため、さらに抵抗を
低減させることができる。
【００３９】さらに、このｎ形ＩｎＧａＡｓ層とｎ形Ｉ
ｎＰキャップ層２４の間にＩｎＡｌＧａＡｓ層を挿入す
ることも可能である。このとき、ＩｎＡｌＧａＡｓ層の
組成比をグレーディッドとすることにより、伝導帯エネ
ルギーがｎ形ＩｎＰキャップ層２４からＩｎＧａＡｓ層
まで滑らかにつながり、さらに抵抗を低減させることが
できる。
ｎＰキャップ層２４の間にＩｎＡｌＧａＡｓ層を挿入す
ることも可能である。このとき、ＩｎＡｌＧａＡｓ層の
組成比をグレーディッドとすることにより、伝導帯エネ
ルギーがｎ形ＩｎＰキャップ層２４からＩｎＧａＡｓ層
まで滑らかにつながり、さらに抵抗を低減させることが
できる。
【００４０】このように、半絶縁性インジウムリン
（Ｓ．Ｉ．ＩｎＰ）基板と、このＳ．Ｉ．ＩｎＰ基板に
接合されたアンドープＩｎＰバッファ層と、このアンド
ープＩｎＰバッファ層に接合されたｎ形ＩｎＰチャネル
層と、ｎ形ＩｎＰチャネル層に接合されたアンドープイ
ンジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート絶縁
層と、ｎ形ＩｎＰキャップ層とを備えているため、雑音
特性及び高出力特性を向上させることが可能となる。
（Ｓ．Ｉ．ＩｎＰ）基板と、このＳ．Ｉ．ＩｎＰ基板に
接合されたアンドープＩｎＰバッファ層と、このアンド
ープＩｎＰバッファ層に接合されたｎ形ＩｎＰチャネル
層と、ｎ形ＩｎＰチャネル層に接合されたアンドープイ
ンジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート絶縁
層と、ｎ形ＩｎＰキャップ層とを備えているため、雑音
特性及び高出力特性を向上させることが可能となる。
【００４１】
【発明の効果】以上説明したように本発明は、雑音特性
及び高出力特性を向上させることの可能なヘテロ接合電
界効果トランジスタを提供することができる。また、請
求項２にかかる発明によれば、層間の接触抵抗を低減さ
せることができる。さらに、請求項３にかかる発明によ
れば、層間の接触抵抗をさらに低減させることができ
る。
及び高出力特性を向上させることの可能なヘテロ接合電
界効果トランジスタを提供することができる。また、請
求項２にかかる発明によれば、層間の接触抵抗を低減さ
せることができる。さらに、請求項３にかかる発明によ
れば、層間の接触抵抗をさらに低減させることができ
る。
【００４２】さらに、請求項４にかかる発明によれば、
電子の移動度を向上させることができる。さらに、請求
項５にかかる発明によれば、層間の接触抵抗を低減させ
ることができる。さらに、請求項６にかかる発明によれ
ば、層間の接触抵抗をさらに低減させることができる。
電子の移動度を向上させることができる。さらに、請求
項５にかかる発明によれば、層間の接触抵抗を低減させ
ることができる。さらに、請求項６にかかる発明によれ
ば、層間の接触抵抗をさらに低減させることができる。
【図１】本発明の第一の実施例にかかるヘテロ接合電界
効果トランジスタの構造を示す模式図である。
効果トランジスタの構造を示す模式図である。
【図２】このヘテロ接合電界効果トランジスタにおける
伝導帯エネルギーを示す模式図である。
伝導帯エネルギーを示す模式図である。
【図３】本発明の第二の実施例にかかるヘテロ接合電界
効果トランジスタの構造を示す模式図である。
効果トランジスタの構造を示す模式図である。
【図４】このヘテロ接合電界効果トランジスタにおける
伝導帯エネルギーを示す模式図である。
伝導帯エネルギーを示す模式図である。
【図５】従来例にかかるヘテロ接合電界効果トランジス
タの構造を示す模式図である。
タの構造を示す模式図である。
【図６】このヘテロ接合電界効果トランジスタにおける
伝導帯エネルギーを示す模式図である。
伝導帯エネルギーを示す模式図である。
１０ ヘテロ接合電界効果トランジスタ １１ 半絶縁性インジウムリン基板 １２ アンドープＩｎＰバッファ層 １３ ｎ形ＩｎＰチャネル層 １４ アンドープインジウムアルミニウムヒ素ゲート絶
縁層 １５ ｎ形ＩｎＰキャップ層 １６ ソース電極 １７ ドレイン電極 １８ ゲート電極
縁層 １５ ｎ形ＩｎＰキャップ層 １６ ソース電極 １７ ドレイン電極 １８ ゲート電極
Claims (6)
- 【請求項１】 第一の半導体層と、この第一の半導体層
より電子親和力の小さい第二の半導体層と、この第二の
半導体層より電子親和力の大きい第三の半導体層とを順
に形成し、この第三の半導体層上にソース電極とドレイ
ン電極とを有するとともに、第三の半導体層の一部を除
去したリセス部にゲート電極を有するヘテロ接合電界効
果トランジスタであって、 上記第一の半導体層と第三の半導体層は、インジウムリ
ンから構成されることを特徴とするヘテロ接合電界効果
トランジスタ。 - 【請求項２】 上記請求項１に記載のヘテロ接合電界効
果トランジスタにおいて、 上記第一の半導体層は、ｎ形層を含むことを特徴とする
ヘテロ接合電界効果トランジスタ。 - 【請求項３】 上記請求項１または請求項２に記載のヘ
テロ接合電界効果トランジスタにおいて、 上記第一の半導体層は、複数のｎ形層を含むことを特徴
とするヘテロ接合電界効果トランジスタ。 - 【請求項４】 上記請求項１〜請求項３のいずれかに記
載のヘテロ接合電界効果トランジスタにおいて、 上記第二の半導体層は、インジウムアルミニウムヒ素か
ら構成されることを特徴とするヘテロ接合電界効果トラ
ンジスタ。 - 【請求項５】 上記請求項１〜請求項４のいずれかに記
載のヘテロ接合電界効果トランジスタにおいて、 上記第二の半導体層は、ｎ形層を含むことを特徴とする
ヘテロ接合電界効果トランジスタ。 - 【請求項６】 上記請求項１〜請求項５のいずれかに記
載のヘテロ接合電界効果トランジスタにおいて、 上記第二の半導体層は、複数のｎ形層を含むことを特徴
とするヘテロ接合電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147927A JP3141841B2 (ja) | 1998-05-28 | 1998-05-28 | ヘテロ接合電界効果トランジスタ |
| US09/318,735 US6320210B1 (en) | 1998-05-28 | 1999-05-26 | Hetero-junction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147927A JP3141841B2 (ja) | 1998-05-28 | 1998-05-28 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340451A true JPH11340451A (ja) | 1999-12-10 |
| JP3141841B2 JP3141841B2 (ja) | 2001-03-07 |
Family
ID=15441235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147927A Expired - Lifetime JP3141841B2 (ja) | 1998-05-28 | 1998-05-28 | ヘテロ接合電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6320210B1 (ja) |
| JP (1) | JP3141841B2 (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61270874A (ja) | 1985-05-24 | 1986-12-01 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JPH0424128A (ja) | 1990-05-18 | 1992-01-28 | Fujitsu Ten Ltd | 定速走行制御装置 |
| JPH0547740A (ja) | 1991-08-07 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05102197A (ja) | 1991-10-07 | 1993-04-23 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JP2616634B2 (ja) | 1992-05-15 | 1997-06-04 | 日本電気株式会社 | 電界効果トランジスタ |
| JPH05326562A (ja) | 1992-05-15 | 1993-12-10 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| CA2090441A1 (en) * | 1993-02-26 | 1994-08-27 | Shigeru Nakajima | Field-effect transistor having a double pulse-doped structure |
| JP2730511B2 (ja) | 1995-02-22 | 1998-03-25 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| JP3616447B2 (ja) * | 1996-02-27 | 2005-02-02 | 富士通株式会社 | 半導体装置 |
-
1998
- 1998-05-28 JP JP10147927A patent/JP3141841B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-26 US US09/318,735 patent/US6320210B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3141841B2 (ja) | 2001-03-07 |
| US6320210B1 (en) | 2001-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7071499B2 (en) | Heterojunction field effect type semiconductor device having high gate turn-on voltage and low on-resistance and its manufacturing method | |
| US5903018A (en) | Bipolar transistor including a compound semiconductor | |
| JPH0435904B2 (ja) | ||
| JPH0831596B2 (ja) | 半導体装置 | |
| JPH0812916B2 (ja) | 電界効果トランジスタ | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2004200433A (ja) | 半導体装置 | |
| US5351128A (en) | Semiconductor device having reduced contact resistance between a channel or base layer and a contact layer | |
| US7144765B2 (en) | Semiconductor device with Schottky electrode including lanthanum and boron, and manufacturing method thereof | |
| JP2758803B2 (ja) | 電界効果トランジスタ | |
| JP2000349096A (ja) | 化合物電界効果トランジスタおよびその製造方法 | |
| JP3141841B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3707766B2 (ja) | 電界効果型半導体装置 | |
| JPH1197669A (ja) | 半導体装置 | |
| EP0558011A2 (en) | High electron mobility transistor | |
| JP3863270B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000208754A (ja) | 高電荷移動度トランジスタおよびその製造方法 | |
| JP3077670B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3255973B2 (ja) | 半導体装置 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JP2003045898A (ja) | 半導体装置およびその製造方法 | |
| JPH06151469A (ja) | 化合物半導体装置 | |
| JP2006319122A (ja) | 化合物半導体装置 | |
| JP2834172B2 (ja) | 電界効果トランジスタ | |
| JPH06252175A (ja) | 高電子移動度トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 10 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 13 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |