JP3142763B2 - 半導体メモリセル - Google Patents

半導体メモリセル

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JP3142763B2
JP3142763B2 JP07336557A JP33655795A JP3142763B2 JP 3142763 B2 JP3142763 B2 JP 3142763B2 JP 07336557 A JP07336557 A JP 07336557A JP 33655795 A JP33655795 A JP 33655795A JP 3142763 B2 JP3142763 B2 JP 3142763B2
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  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリセルに係る
もので、特に、使用される素子の数を減らしてチップの
集積度を向上させ、セルに書き込まれたデータを常に安
定な状態に維持し、パワーの消耗を減らし得るＳＲＡＭ
セル（ＳＲＡＭ Ｃｅｌｌ）に関するものである。
【０００２】
【従来の技術】従来使用されているＳＲＡＭセルにおい
ては、図３に示すように、四つのＮＭＯＳトランジスタ
Ｑ１−Ｑ４と二つの抵抗Ｒ１，Ｒ２とを備え、次のよう
に構成されていた。
【０００３】即ち、ＮＭＯＳトランジスタＱ１のソース
はビットラインＢＬに連結され、ゲートはワードライン
に連結され、ドレインはノードＡに連結されている。且
つ、ＮＭＯＳトランジスタＱ２のソースはビットライン
バーＢＬＢに連結され、ゲートはワードラインＷ／Ｌに
連結され、ドレインはノードＢに連結されている。ここ
で、前記ビットラインＢＬとビットラインバーＢＬＢと
は相補的（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）な関係にあ
る。又、ＮＭＯＳトランジスタＱ３のソースは接地さ
れ、ゲートはノードＡに連結され、ドレインはノードＢ
に連結されている。更に、ＮＭＯＳトランジスタＱ４の
ソースは接地され、ゲートはノードＢに連結され、ドレ
インはノードＡに連結され、それらノードＡ，Ｂに各抵
抗Ｒ１、Ｒ２の他方側端子が夫々連結され、一方側端子
には夫々外部電圧Ｖｃｃが印加されるようになってい
る。
【０００４】そして、このように構成された従来技術に
よるＳＲＡＭセルの作用を説明すると次のようであっ
た。
【０００５】先ず、ハイ状態のデータをＳＲＡＭセルに
書き込むためにはワードラインＷ／Ｌ及びビットライン
ＢＬの全てはハイ状態になるべきであって、ワードライ
ンＷ／Ｌがハイであると、各ＮＭＯＳトランジスタＱ
１、Ｑ２はターンオンされてノードＡにはビットライン
のハイ電位が伝達され、ノードＢにはビットラインバー
のロー電位が伝達される。ノードＡ及びノードＢが夫々
ハイ及びローであると、ＮＭＯＳトランジスタＱ３はタ
ーンオン、ＮＭＯＳトランジスタＱ４はターンオフされ
る。ＮＮＯＳトランジスタＱ３がターンオンになるとノ
ードＢはロー状態を維持し、ＮＭＯＳトランジスタＱ４
がターンオフになるとノードＡは外部電圧Ｖｃｃにより
ハイ状態を継続維持する。
【０００６】このようにノードＡ及びノードＢが夫々ハ
イ及びローを維持することにより、ハイ状態のデータは
ＳＲＡＭセルに書き込まれて維持され、この時、ＮＭＯ
ＳトランジスタＱ３は常にターンオンの状態を維持す
る。
【０００７】一方、ロー状態のデータをＳＲＡＭセルに
書き込むためにはワードラインＷ／Ｌはハイ、ビットラ
インＢＬはローになるべきであって、ワードラインがハ
イになると、各ＮＭＯＳトランジスタＱ１、Ｑ２はター
ンオンされてノードＡにはビットラインＢＬのロー電位
が伝達され、ノードＢにはビットラインバーＢＬＢのハ
イ電位が伝達される。次いで、ノードＡがローで、ノー
ドＢがハイになると、ＮＭＯＳトランジスタＱ３はター
ンオフされ、ＮＭＯＳトランジスタＱ４はターンオンさ
れるので、ノードＡは前記ターンオンされたＮＭＯＳト
ランジスタＱ４によりローの状態を維持し、ノードＢは
前記ＮＭＯＳトランジスタＱ３のターンオフ状態及び外
部電圧Ｖｃｃによりハイ状態を維持する。
【０００８】このようにノードＡ、Ｂが夫々ロー及びハ
イの状態に維持され、ロー状態のデータがＳＲＡＭセル
に書き込まれ、このとき、ＮＭＯＳトランジスタＱ４は
常にターンオンの状態を維持する。
【０００９】この場合、ＳＲＡＭセルに書き込まれたデ
ータを待機モード（Ｓｔａｎｄ−ｂｙ Ｍｏｄｅ）に維
持するときは、前記ＮＭＯＳトランジスタＱ３又はＱ４
が常にターンオンの状態を維持するので、セルの内部で
は外部電圧と接地との間に電流路（Ｃｕｒｒｅｎｔ Ｐ
ａｔｈ）が形成され、該電流路を流れる電流ｉは次の式
のように示される。
【００１０】ｉ＝Ｖｃｃ／（ＲＬ＋ＲＯＮ） ここで、ＲＬとＲＯＮは、ＮＭＯＳトランジスタＱ４が
ターンオンの場合には抵抗Ｒ１及びトランジスタＱ４の
抵抗値であり、ＮＭＯＳトランジスタＱ３がターンオン
の場合には抵抗Ｒ２及びトランジスタＱ３の抵抗値であ
る。
【００１１】一方、前記のようにＳＲＡＭセルに読み込
まれたデータを読み取るためにはワードラインがハイに
なるべきであって、ワードラインがハイになるとＮＭＯ
ＳトランジスタＱ１，Ｑ２の全てはターンオンされ、こ
のとき、ビットラインＢＬとビットラインバーＢＬＢと
に夫々ノードＡ、Ｂの状態が伝達され、ＳＲＡＭセルに
書き込まれたデータが読み取られる。
【００１２】
【発明が解決しようとする課題】然るに、このように構
成された従来ＳＲＡＭセルにおいては、四つのＮＭＯＳ
トランジスタＱ１−Ｑ４と二つの抵抗Ｒ１、Ｒ２とから
構成され、待機モードでターンオンされるＮＭＯＳトラ
ンジスタＱ３，Ｑ４により電流路が形成されるようにな
っているため、パワーの消耗が大きく、チップの集積度
を向上し得ないという不都合な点があった。
【００１３】又、待機電流（Ｓｔａｎｄ−ｂｙ ｃｕｒ
ｒｅｎｔ）を減らすために抵抗Ｒ１及びＲ２の抵抗値を
大きくするようになって、やはり集積度の向上を図り得
ないという不都合な点があった。
【００１４】それで、本発明の目的は、ＳＲＡＭセルの
構成に必要な素子の数を減らしてチップの集積度を向上
させ、電流路の形成を防止してパワーの消耗を減し、電
荷の漏洩を補償して、書き込まれたデータを損失なく常
に安定な状態に維持し得るＳＲＡＭセルを提供しようと
するものである。
【００１５】
【課題を解決するための手段】そして、上記の目的を達
成するため本発明は、入力データを貯蔵するキャパシタ
と、ワードラインにより制御され、ビットラインおよび
該ビットラインと相補なビットラインバーのデータを前
記キャパシタにそれぞれ書込み、該キャパシタに貯蔵さ
れたデータを前記ビットラインおよび前記ビットライン
バーにそれぞれ読出す第１および第２のＰＭＯＳトラン
ジスタとを備えた半導体メモリセルにおいて、ソースが
外部電圧端子に連結され、ドレインが前記第１のＰＭＯ
Ｓトラン ジスタと前記キャパシタとの第１の接続点に連
結され、ゲートが前記第２のＰＭＯＳトランジスタと前
記キャパシタとの第２の接続点に連結された第３のＰＭ
ＯＳトランジスタと、ソースが外部電圧端子に連結さ
れ、ドレインが前記第２の接続点に連結され、ゲートが
前記第１の接続点に連結された第４のＰＭＯＳトランジ
スタとを包含して構成され、前記第３のＰＭＯＳトラン
ジスタは前記第２の接続点の電圧レベルによって外部電
圧を前記第１の接続点に印加し、前記第４のＰＭＯＳト
ランジスタは前記第１の接続点の電圧レベルによって外
部電圧を前記第２の接続点に印加することを特徴とす
る。
【００１６】
【作用】第１および第２のＰＭＯＳトランジスタを通っ
てキャパシタに記録されたデータに電荷の漏洩が発生し
ても第３および第４のＰＭＯＳトランジスタが前記損失
されたデータを補償して、記録されたデータは常に安定
な状態に維持される。
【００１７】
【実施例】本発明に係る第１実施例のＳＲＡＭセルは、
図１に示すように、三つのＰＭＯＳトランジスタＴ１−
Ｔ３と一つのキャパシタＣ１とから構成される。
【００１８】即ち、ＰＭＯＳトランジスタＴ１のドレイ
ンがビットラインＢＬに連結され、ゲートはワードライ
ンＷ／Ｌに連結され、ソースはノードＣに連結される。
且つ、ＰＭＯＳトランジスタＴ２のドレインがビットラ
インバーＢＬＢに連結され、ゲートはワードラインＷ／
Ｌに連結され、ソースはノードＤに連結される。又、Ｐ
ＭＯＳトランジスタＴ３のソースが外部電圧に連結さ
れ、ゲートはノードＤに連結され、ドレインは前記ノー
ドＣに連結され、電荷（ｃｈａｒｇｅ）を貯蔵するため
キャパシタＣ１が前記ノードＣとノードＤの間に連結さ
れている。
【００１９】そして、このように構成された本発明に係
る第１実施例のＳＲＡＭセルの作用を説明すると、次の
ようである。
【００２０】先ず、ハイ状態のデータをＳＲＡＭセルに
書き込むためワードラインＷ／Ｌはローに、ビットライ
ンＢＬはハイになるべきであって、ワードラインがロー
状態になると、ＰＭＯＳトランジスタＴ１、Ｔ２の全て
はターンオンされてノードＣにはビットラインのハイ電
位が伝達され、ノードＤにはビットラインバーＢＬＢの
ロー電位が伝達される。従って、ノードＣのハイ電位が
キャパシタＣ１に充電され、ハイ状態のデータがＳＲＡ
Ｍセルに書き込まれる。
【００２１】このとき、前記ＰＭＯＳトランジスタＴ３
のゲートにはノードＤのロー状態が印加しターンオンの
状態を維持するので、ワードラインがハイになってＰＭ
ＯＳトランジスタＴ１、Ｔ２がターンオフされても、Ｓ
ＲＡＭセルは前記ハイ状態のデータを損失なく継続維持
する。即ち、前記キャパシタＣ１から電荷の漏洩が発生
しても前記ＰＭＯＳトランジスタＴ３はターンオンされ
ているので、外部電圧Ｖｃｃにより漏洩電荷が補償さ
れ、ＳＲＡＭセルは記録されたハイ状態のデータを常に
安定な状態に維持する。
【００２２】一方、ロー状態のデータをＳＲＡＭセルに
書き込むためにはワードライン及びビットラインはロー
になるべきであって、該ワードラインがローになると各
ＰＭＯＳトランジスタＴ１、Ｔ２は全てターンオンさ
れ、、ノードＣにはビットラインＢＬのロー電位が伝達
されノードＤにはビットラインバー／ＢＬのハイ電位が
伝達される。次いで、ノードＣはロー、ノードＤはハイ
と夫々なってロー状態のデータが書き込まれ、このと
き、ノードＤがハイであるので、ＰＭＯＳトランジスタ
Ｔ３はターンオフされる。
【００２３】このようにＳＲＡＭセルに書き込まれたデ
ータを読み取るためにはワードラインがローになるべき
であって、該ワードラインがローになるとＰＭＯＳトラ
ンジスタＴ１及びＴ２の全てはターンオンされ、このと
き、ビットラインＢＬとビットラインバーＢＬＢには各
ノードＣ、ノードＤの状態が夫々伝達され書き込まれた
データが読み取られる。
【００２４】以上説明した本発明の第１実施例のＳＲＡ
Ｍセルにおいては、三つのＭＯＳトランジスタＴ１−Ｔ
３と一つのキャパシタＣ１とにより構成されているの
で、セルの大きさを減らしチップの集積度を向上させる
ことができる。又、待機モード（ｓｔａｎｄ−ｂｙ ｍ
ｏｄｅ）の場合、ＰＭＯＳトランジスタＴ３により書き
込まれたデータを維持するだけの電流のみを消耗し他の
電流路は形成されないためパワーの消耗を減らし得る効
果がある。且つ、本発明の第１実施例においてＰＭＯＳ
トランジスタＴ１，Ｔ２をＮＭＯＳトランジスタに置換
え、ワードラインのアクティブ（ａｃｔｉｖｅ）を高く
しても同様な効果を奏することが出きる。
【００２５】この場合、本発明の第１実施例においてロ
ー状態のデータがＳＲＡＭセルに書き込まれている場
合、ノードＣ及びノードＤが夫々ロー及びハイになる
と、キャパシタから発生した漏洩電荷の補償が難しくな
るおそれがあるので、次のような第２実施例を使用する
こともできる。即ち、図２に示すように、本発明に係る
第１実施例の回路にＰＭＯＳトランジスタＴ４を追加し
て備えている。該ＰＭＯＳトランジスタＴ４のソースは
外部電圧Ｖｃｃに連結され、ゲートはノードＣ、ドレイ
ンはノードＤに夫々連結されている。
【００２６】このように構成された本発明に係る第２実
施例のＳＲＡＭセルの作用を説明する。先ず、ハイ状態
のデータをＳＲＡＭセルに記録するためワードラインは
ロー、ビットラインはハイになるべきであって、ワード
ラインがローになると、ＰＭＯＳトランジスタＴ１，Ｔ
２の全てはターンオンされてノードＣにはビットライン
のハイ電位が伝達され、ノードＤにはビットラインバー
ＢＬＢのロー電位が伝達される。
【００２７】従って、ノードＣのハイ電位によりキャパ
シタＣ１が充電されハイ状態のデータがＳＲＡＭセルに
書き込まれる。このとき、前記ノードＤのロー電位がＰ
ＭＯＳトランジスタＴ３のゲートに印加され、ＰＭＯＳ
トランジスタＴ３はターンオンの状態を維持する。従っ
て、ＳＲＡＭセルは第１実施例で説明したように、ワー
ドラインがハイになってＰＭＯＳトランジスタＴ１，Ｔ
２がターンオフされても、前記ハイ状態のデータは損失
なく継続維持される。
【００２８】且つ、ロー状態のデータをＳＲＡＭセルに
書き込むためにはワードライン及びビットラインは夫々
ローになるべきであって、ワードラインＷ／Ｌがローで
あると、各ＰＭＯＳトランジスタＴ１、Ｔ２はターンオ
ンされてノードＣにはビットラインのロー電位が伝達さ
れ、ノードＤにはビットラインバーのハイ電位が伝達さ
れる。
【００２９】次いで、該ノードＤのハイ電位はキャパシ
タに充電されロー状態のデータがＳＲＡＭセルに書き込
まれる。このとき、ＰＭＯＳトランジスタＴ４は前記ノ
ードＣのロー電位が印加してターンオンの状態を維持
し、ワードラインがハイとなって各ＰＭＯＳトランジス
タＴ１、Ｔ２がターンオフされても、該ＳＲＡＭ前記セ
ルはローの状態を継続維持する。従って、前記キャパシ
タＣ１から電荷の漏洩が発生しても前記ＰＭＯＳトラン
ジスタＴ４はターンオンされているので、外部電圧Ｖｃ
ｃにより前記漏洩電荷が補償され、ＳＲＡＭセルはロー
状態のデータを常に安定な状態に維持し得る。
【００３０】一方、前述したようにＳＲＡＭセルに貯蔵
された情報を読み取るためにはワードラインがロー状態
になるべきであって、ワードラインがローになると、各
ＰＭＯＳトランジスタＴ１、Ｔ２がターンオンされ、ビ
ットラインとビットラインバーとにはノードＣ及びノー
ドＤの状態が夫々伝達され、書き込まれたデータが読み
取られる。
【００３１】このように本発明の第２実施例において、
第１実施例と同様に、チップの集積度を向上させ、パワ
ーの消耗を減らし得る効果がある。且つ、データを書き
込み／読み取る際に常に安定なデータを得ることができ
るという効果がある。
【００３２】又、本発明の第２実施例においてＰＭＯＳ
トランジスタＴ１及びＰＭＯＳトランジスタＴ２を夫々
ＮＭＯＳトランジスタに置換え、ワードラインのアクテ
ィブを高くしても同様な効果を奏することができる。
【００３３】
【発明の効果】以上説明したように、本発明に係るＳＲ
ＡＭセルにおいては、素子の数を減らしてチップの集積
度を向上させ、ＳＲＡＭセルに記録されたデータを常に
安定な状態に維持し、パワーの消耗を減らし得るという
効果がある。
【図面の簡単な説明】
【図１】 本発明の第１実施例に係るＳＲＡＭセルの構
成図である。
【図２】 本発明の第２実施例に係るＳＲＡＭセルの構
成図である。
【図３】 従来ＳＲＡＭセルの構成図である。
【符号の説明】
Ｔ１，Ｔ２，Ｔ３，Ｔ４：ＰＭＯＳトランジスタ Ｃ１：キャパシタ ＢＬ：ビットラインＢＬＢ ：ビットラインバー Ｗ／Ｌ：ワードライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−82697（ＪＰ，Ａ) 特開 昭61−129798（ＪＰ，Ａ) 特開 平４−3392（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力データを貯蔵するキャパシタ（Ｃ
    １）と、ワードラインにより制御され、ビットライン
    （ＢＬ）および該ビットラインと相補なビットラインバ
    ー（ＢＬＢ）のデータを前記キャパシタ（Ｃ１）にそれ
    ぞれ書込み、該キャパシタ（Ｃ１）に貯蔵されたデータ
    を前記ビットライン（ＢＬ）および前記ビットラインバ
    ー（ＢＬＢ）にそれぞれ読出す第１および第２のＰＭＯ
    Ｓトランジスタ（Ｔ１，Ｔ２）とを備えた半導体メモリ
    セルにおいて、 ソースが外部電圧（ＶＣＣ）端子に連結され、ドレイン
    が前記第１のＰＭＯＳトランジスタ（Ｔ１）と前記キャ
    パシタ（Ｃ１）との第１の接続点に連結され、ゲートが
    前記第２のＰＭＯＳトランジスタ（Ｔ２）と前記キャパ
    シタとの第２の接続点に連結された第３のＰＭＯＳトラ
    ンジスタ（Ｔ３）と、 ソースが外部電圧（ＶＣＣ）端子に連結され、ドレイン
    が前記第２の接続点に連結され、ゲートが前記第１の接
    続点に連結された第４のＰＭＯＳトランジスタ（Ｔ４）
    とを包含して構成され、 前記第３のＰＭＯＳトランジスタ（Ｔ３）は前記第２の
    接続点の電圧レベルによって外部電圧（ＶＣＣ）を前記
    第１の接続点に印加し、前記第４のＰＭＯＳトランジス
    タ（Ｔ４）は前記第１の接続点の電圧レベルによって外
    部電圧（ＶＣＣ）を前記第２の接続点に印加することを
    特徴とする半導体メモリセル。
JP07336557A 1995-05-25 1995-12-25 半導体メモリセル Expired - Fee Related JP3142763B2 (ja)

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